KR101809542B1 - 스위칭 회로, 이를 포함하는 전하량 검출 증폭기 및 광자 계수 검출 장치 - Google Patents

스위칭 회로, 이를 포함하는 전하량 검출 증폭기 및 광자 계수 검출 장치 Download PDF

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Abstract

소정 회로 소자(120)의 제1 단자(n1)에 연결된 소스(S1)와 상기 회로 소자(120)의 제2 단자(n2)에 연결된 드레인(D1)을 갖는 제1 트랜지스터(TN1); 전류 소스(IS)로부터의 전류가 흐르는 드레인(D2)과 소스(S2)를 가지며, 게이트(G2)가 드레인(D2)에 연결된 제2 트랜지스터(TN2); 및 제2 트랜지스터(TN2)의 드레인(D2)과 소스(S2)간 전류의 흐름에 따라 생성되는 제2 트랜지스터(TN2)의 게이트(G2)와 소스(S2)간 전압에 대응하는 전압을 제어 신호(CS)에 따라 제1 트랜지스터(TN1)의 게이트(G1)에 선택적으로 입력하는 멀티플렉서(110)를 포함하는 스위칭 회로(100)와, 이를 포함하는 전하량 검출 증폭기(200) 및 광자 계수 검출 장치(400)가 개시된다. 본 발명에 의하면, 제1 트랜지스터의 스위칭 과정에서 발생되는 전하 주입(charge injection) 전하량을 줄일 수 있으며, 이에 따라 노이즈를 제거하여 전하량 검출 증폭기(charge sense amplifier)와 광자 계수 검출 장치의 검출 정확도를 향상시킬 수 있다.

Description

스위칭 회로, 이를 포함하는 전하량 검출 증폭기 및 광자 계수 검출 장치{SWITCHING CIRCUIT, CHARGE SENSE AMPLIFIER AND PHOTON DETECTING DEVICE USING THE SAME}
회로 소자(circuit element)의 두 단자 사이를 단락하거나 개방시키는 스위칭 회로(switching circuit)와, 이러한 스위칭 회로를 포함하는 전하량 검출 증폭기(Charge Sense Amplifier) 및 광자 계수 검출 장치에 관한 것이다.
회로 소자(circuit element)의 두 단자 사이를 전기적으로 단락 혹은 개방시키기 위해 스위치(switch)가 사용된다. 전하량 검출 증폭기(Charge Sense Amplifier)는 이러한 스위치가 사용되는 회로 소자의 한 가지 예이다. 전하량 검출 증폭기는 입력단으로 입력되는 전하를 전류 신호를 센싱(sensing)하고 그 크기를 증폭시킨 전압을 출력한다. 이러한 전하량 검출 증폭기는 이전 전류 펄스의 검출을 완료한 다음, 새로운 전류 펄스의 검출을 위해 입력단과 출력단 사이에 연결된 트랜지스터(transistor)를 온-오프(ON-OFF)시켜 출력단의 전압을 초기값으로 리셋(RESET)시키는 동작을 수행한다. 이러한 전하량 검출 증폭기의 리셋 동작시, 트랜지스터가 온(ON)에서 오프(OFF)로 전환될 때 트랜지스터의 채널을 형성하는 전하들이 트랜지스터의 소스(source)와 드레인(drain)으로 방출되는 전하 주입(charge injection) 현상이 발생한다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 온-오프(ON-OFF) 스위칭 동작시 전하 주입(charge injection) 전하량을 줄일 수 있는 스위칭 회로를 제공하는 것이다. 또한, 본 발명이 해결하고자 하는 과제는 전하량 검출 증폭기(charge sense amplifier)의 리셋(RESET) 동작시, 전하 주입 전하량을 줄여 노이즈를 저감할 수 있는 전하량 검출 증폭기를 제공하는 것이다. 또한, 본 발명이 해결하고자 하는 과제는 전하량 검출 증폭기의 리셋 동작시 전하 주입되는 전하량을 줄여 노이즈를 제거함으로써 고품질의 영상을 획득할 수 있는 광자 계수 검출 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 스위칭 회로는 소정 회로 소자의 제1 단자와 제2 단자 사이를 제어 신호에 따라 단락하거나 개방시키는 스위칭 회로에 있어서, 상기 소정 회로 소자의 제1 단자에 연결된 소스와 상기 소정 회로 소자의 제2 단자에 연결된 드레인을 갖는 제1 트랜지스터; 상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및 상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 제어 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함한다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압은 상기 제2 트랜지스터의 소스 전압에 상기 제2 트랜지스터의 게이트와 소스간 전압을 더한 전압이다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 제1 트랜지스터와 제2 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우, 상기 제2 트랜지스터의 소스에는 상기 회로 소자의 제1 단자의 전압 이상에 해당하는 전압이 인가되고, 상기 제1 트랜지스터와 제2 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우, 상기 제2 트랜지스터의 소스에는 상기 회로 소자의 제1 단자의 전압 이하에 해당하는 전압이 인가된다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 멀티플렉서는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압과 상기 회로 소자의 제1 단자의 전압에 따라 결정되는 기준 전압 중 어느 하나의 전압을 상기 제어 신호에 따라 선택하여 상기 제1 트랜지스터의 게이트에 입력한다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 기준 전압은 상기 제1 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우 상기 회로 소자의 제1 단자의 전압 이하에 해당하는 전압으로 결정되고, 상기 제1 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우 상기 회로 소자의 제1 단자의 전압 이상에 해당하는 전압으로 결정된다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 제2 트랜지스터의 소스는 상기 회로 소자의 제1 단자에 연결되고, 상기 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 제어 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 제어 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력한다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 소정 회로 소자의 제1 단자에 연결된 소스와 상기 소정 회로 소자의 제2 단자에 연결된 드레인을 갖는 제3 트랜지스터; 및 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 제어 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 제1 멀티플렉서를 더 포함하고, 상기 제1 트랜지스터가 N-채널 FET인 경우 상기 제3 트랜지스터는 P-채널 FET이고, 상기 제1 트랜지스터가 P-채널 FET인 경우 상기 제3 트랜지스터는 N-채널 FET이다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 제2 트랜지스터의 소스는 상기 회로 소자의 제1 단자에 연결되고, 상기 제1 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 제어 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 제어 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력한다.
본 발명의 일 측면에 따른 스위칭 회로는 상기 전류 소스는 상기 제2 트랜지스터가 턴 온(TURN ON)되면서 상기 제2 트랜지스터의 드레인과 소스간 흐르는 전류가 최소가 되도록 설정된다.
본 발명의 일 측면에 따른 전하량 검출 증폭기는 입력단의 신호를 증폭시켜 출력단으로 출력하는 증폭부, 및 상기 증폭부를 리셋 신호에 따라 초기값으로 리셋(reset)시키는 스위칭 회로를 포함하는 전하량 검출 증폭기(charge sense amplifier)에 있어서, 상기 스위칭 회로는 상기 증폭부의 입력단에 연결된 소스와 상기 증폭부의 출력단에 연결된 드레인을 갖는 제1 트랜지스터; 상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및 상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 리셋 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함한다.
본 발명의 일 측면에 따른 광자 계수 검출 장치는 방사선의 광자(photon)를 검출하여 전기 신호로 변환하는 복수 개의 단위 센서들을 포함하는 센서, 및 상기 복수 개의 단위 센서들 각각에 대응하는 복수 개의 독출 회로들을 포함하는 독출 칩을 포함하고, 상기 복수 개의 독출 회로들 각각은 상기 단위 센서로부터 입력단으로 입력되는 전기 신호를 증폭하여 출력단으로 출력하는 증폭부; 상기 증폭부의 입력단과 출력단의 사이에 연결되어 상기 증폭부를 리셋 신호에 따라 초기값으로 리셋(reset)시키는 스위칭 회로; 상기 증폭부의 출력단의 전압을 미리 설정한 임계값과 비교하여 비교 결과를 출력하는 비교기; 상기 비교기로부터 비교 결과를 입력받아 디지털 신호로 변환하고, 상기 비교 결과에 따라 상기 스위칭 회로로 상기 리셋 신호를 전송하는 신호 처리부; 및 변환된 디지털 신호에 따라 광자의 수를 계수하는 계수기를 포함하고, 상기 복수 개의 독출 회로들 각각의 스위칭 회로는 상기 증폭부의 입력단에 연결된 소스와 상기 증폭부의 출력단에 연결된 드레인을 갖는 제1 트랜지스터; 상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 리셋 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함한다.
트랜지스터의 온-오프(ON-OFF) 스위칭 동작시, 전하 주입(charge injection) 전하량을 줄일 수 있다. 또한, 전하량 검출 증폭기(Charge Sense Amplifier)의 리셋 동작시, 전하 주입에 따른 노이즈를 줄일 수 있어 전하량 검출 증폭기 및 광자 계수 검출 장치의 검출 정확도를 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 다양한 실시예에 따른 스위칭 회로(100)의 구성도이다.
도 2는 도 1a의 실시예에 따른 스위칭 회로(100)의 제어 신호(CONTROL SIGNAL)와, 제1 트랜지스터(TN1)의 게이트 전압의 예시적인 파형도이다.
도 3은 본 발명의 일 실시예에 따른 전하량 검출 증폭기(charge sense amplifier)(200)의 구성도이다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예에 따른 전하량 검출 증폭기(200)의 구성도이다.
도 5는 도 4a의 실시예에 따른 전하량 검출 증폭기(200)의 출력단의 전압(VOUT), 입력단의 전류(Ic), 리셋 신호(RESET SIGNAL), 및 제1 트랜지스터(TN1)의 게이트 전압의 예시적인 파형도이다.
도 6은 방사선을 이용하는 의료영상 시스템의 구성도이다.
도 7은 도 6의 실시예에 따른 의료영상 시스템을 구성하는 광자 계수 검출 장치(400)의 예시적인 사시도이다.
도 8은 도 7의 실시예에 따른 광자 계수 검출 장치(400)의 예시적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 광자 계수 검출 장치(400)를 구성하는 독출 회로(300)의 구성도이다.
이하에서는 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 전하량 검출 증폭기(charge sense amplifier)(200)의 구성도이다. 전하량 검출 증폭기(200)는 반도체 집적회로(integrated circuit)에서 전류 신호를 센싱(sensing)하고, 그 크기를 증폭하여 출력단의 전압으로 출력한다. 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 전하량 검출 증폭기(200)는 검출부(210)에 의해 발생되는 입력단(IN)의 전류를 증폭하여 출력단(OUT)의 전압(VOUT)으로 출력하는 증폭부(220), 및 증폭부(220)의 출력단(OUT)의 전압(VOUT)을 초기값으로 리셋(RESET)하기 위한 스위칭 회로(230)로 구성된다. 검출부(210)는 예를 들어, 방사선에 포함된 광자(photon)를 검출하고, 검출된 광자에 대응되는 펄스(pulse) 전류를 생성할 수 있다. 이러한 검출부(210)는 엑스-레이(X-ray)를 수신하여 그에 대응되는 전류를 생성하는 포토 컨덕터(photo conductor)이거나, 포토 다이오드(photo diode)일 수 있으나, 이에 제한되는 것은 아니다.
스위칭 회로(230)는 리셋 신호(RESET SIGNAL)에 따라 증폭부(220)의 출력단의 전압(VOUT)을 초기값으로 리셋(RESET)한다. 스위칭 회로(230)는 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2) 및 멀티플렉서(multiplexer)(240)로 구성된다. 도 3에 도시된 제1 트랜지스터(TN1)는 증폭부(220)의 입력단(IN)에 연결된 소스(S1)와, 증폭부(220)의 출력단(OUT)에 연결된 드레인을 갖는 N-채널 전계효과 트랜지스터(FET; Field Effect Transistor)이다. 이러한 제1 트랜지스터(TN1)는 리셋 신호(RESET SIGNAL)에 따라 온-오프(ON-OFF)되는 스위칭(switching) 동작을 수행함으로써 증폭부(220)를 리셋(RESET)할 수 있다. 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2)의 대표적인 일 예에는 MOSFET(Metal-Oxcide Semiconductor Field Effect Transistor)이 포함될 수 있다.
N-채널 FET은 게이트에 전압이 입력될 때, 드레인과 소스 사이에 채널이 형성된다. FET의 채널을 형성하는 전하량은 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112011103402196-pat00001
이 때, QChannel은 FET의 채널을 형성하는 전하량(C), Cox는 FET의 단위 면적 주위의 게이트 산화막 크기(F/m2), W는 FET의 채널 폭(m), L은 FET의 채널 길이(m), VDD는 FET의 게이트 전압(V), VREF는 FET의 소스 전압(V), VTH은 FET의 문턱 전압(V)이다.
N-채널 FET의 경우, 게이트와 소스간 전압(gate to source voltage)이 문턱 전압(threshold voltage)(VTH)보다 클 때 턴 온(TURN ON)되고, 게이트와 소스간 전압이 문턱 전압 이하일 때 컷 오프(CUT OFF)된다. 여기서, FET의 게이트와 소스간 전압은 FET의 게이트 전압에서 소스 전압을 뺀 값이고, FET의 문턱 전압(threshold voltage)은 FET의 드레인과 소스간 전압(drain to source voltage)에 비례하는 전류가 흐르도록 드레인(drain)과 소스(source) 사이에 전도채널(conduction channel)이 형성되기 시작하는 FET의 최소 게이트와 소스간 전압이다.
FET이 온(ON)에서 오프(OFF)로 전환될 때, FET의 채널을 형성하는 전하들(이하, '채널 전하'라 함)은 FET의 드레인(drain)과 소스(source)로 방출되며, 이를 전하 주입(charge injection) 현상이라 한다. 이러한 전하 주입 현상은 FET의 채널을 형성하는 전하량이 많을수록 증가될 수 있으며, 주변 회로 소자들에 예기치 않은 영향을 미칠 수 있다. 예를 들어, 전하 주입 현상에 의해 증폭부(220)의 입력단에 형성된 오프셋 전압이 증폭부(220)에 의해 증폭되어 출력단에 노이즈(noise)가 유발할 수 있다. 이러한 전하 주입 현상을 줄이기 위해서는 FET의 게이트에 입력되는 전압을 줄여주어야 하지만, FET의 턴 온(TURN ON) 동작을 확실하게 보장하기 위해서는 게이트에 입력되는 전압을 줄이는데는 한계가 따른다. 또한, FET의 문턱 전압(VTH)은 온도에 따라 변화되는 특성이 있으므로, FET을 확실하게 턴 온(TURN ON)시킬 수 있는 게이트 전압을 어느 하나의 값으로 결정하기 어렵다.
본 발명의 실시예에 따른 전하량 검출 증폭기(200)는 리셋(RESET) 동작시 제1 트랜지스터(TN1)의 게이트와 소스간 전압을 최소화하면서 제1 트랜지스터(TN1)의 스위칭 동작이 확실하게 구현되도록 하기 위해, 제2 트랜지스터(TN2)와 멀티플렉서(240)를 이용하여 제1 트랜지스터(TN1)의 게이트(G1)에 입력되는 전압을 조절한다. 제2 트랜지스터(TN2)는 전류 소스(IS)를 통해 공급되는 전류가 드레인(D2)과 소스(S2)로 흐르도록 전류 소스(IS)와 연결된다. 제2 트랜지스터(TN2)의 게이트(G2)에 제2 트랜지스터(TN2)를 동작시키기 위한 전압이 입력되도록, 제2 트랜지스터(TN2)는 게이트(G2)가 드레인(D2)에 연결된다. 제2 트랜지스터(TN2)의 드레인과 소스간 전류의 흐름에 따라 제2 트랜지스터(TN2)의 게이트와 소스간 전압이 형성되며, 제2 트랜지스터(TN2)의 게이트와 소스간 전압에 대응하는 전압이 제2 트랜지스터(TN2)의 게이트에 형성된다.
제1 트랜지스터(TN1)가 N-채널 FET인 경우 제2 트랜지스터(TN2)의 소스(S2)에는 증폭부(220)의 입력단(IN)의 전압 이상에 해당하는 전압(VREF1)이 인가될 수 있다. 제1 트랜지스터(TN1)가 P-채널 FET인 경우 제2 트랜지스터(TN2)의 소스(S2)에는 증폭부(220)의 입력단(IN)의 전압 이하에 해당하는 전압(VREF1)이 인가될 수 있다. 도 3에 도시한 바와 같이, 제1 트랜지스터(TN1)가 N-채널 FET인 경우, 제2 트랜지스터(TN2)의 소스(S2)에 증폭부(220)의 입력단(IN)의 전압 이상에 해당하는 전압(VREF1)이 인가되면, 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 인가될 때 제1 트랜지스터(TN1)의 게이트와 소스간 전압이 제2 트랜지스터(TN2)의 게이트와 소스간 전압 이상이 되므로, 제1 트랜지스터(TN1)는 확실하게 턴 온(TURN ON)될 수 있다.
만약, 도 4a에 도시한 바와 같이 제1 트랜지스터가 P-채널 FET인 경우, 제2 트랜지스터의 소스(S2)에 증폭부(220)의 입력단의 전압 이하에 해당하는 전압이 인가되면, 제2 트랜지스터의 게이트 전압이 제1 트랜지스터의 게이트(G1)에 인가될 때 제1 트랜지스터의 게이트와 소스간 전압이 제2 트랜지스터의 게이트와 소스간 전압 이하가 되므로, 제1 트랜지스터는 확실하게 턴 온(TURN ON)될 수 있다. 제2 트랜지스터(TN2)의 소스에 형성되는 전압(VREF1)은 독립된 전압 소스에 의해 형성될 수도 있으나, 후술될 도 4a의 실시예와 같이 제2 트랜지스터(TN2)의 소스(S2)를 증폭부(220)의 입력단(IN)에 연결하여, 제2 트랜지스터(TN2)의 소스(S2)에 증폭부(220)의 입력단(IN)의 전압과 동일한 전압을 인가할 수도 있다.
멀티플렉서(240)는 제2 트랜지스터(TN2)의 게이트 전압을 제1 입력단(I1)으로 입력받고, 제2 입력단(I2)으로는 기준 전압(VREF2)을 입력받는다. 기준 전압(VREF2)은 증폭부(220)의 입력단(IN)의 전압에 따라 결정된다. 제1 트랜지스터(TN1)가 N-채널 FET인 경우, 기준 전압(VREF2)은 증폭부(220)의 입력단(IN)의 전압 이하에 해당하는 전압으로 결정될 수 있다. 제1 트랜지스터(TN1)가 P-채널 FET인 경우, 기준 전압(VREF2)은 증폭부(220)의 입력단(IN)의 전압 이상에 해당하는 전압으로 결정될 수 있다. 도 3에 도시한 바와 같이, 제1 트랜지스터(TN1)가 N-채널 FET인 경우, 기준 전압(VREF2)이 증폭부(220)의 입력단(IN)의 전압 이하에 해당하는 전압으로 결정되면, 기준 전압(VREF2)이 제1 트랜지스터(TN1)의 게이트(G1)에 인가될 때 제1 트랜지스터(TN1)의 게이트와 소스간 전압이 제1 트랜지스터(TN1)의 문턱 전압(threshold voltage)(예를 들어, 0.5V)보다 작은 0(V) 이하가 되므로, 제1 트랜지스터(TN1)는 확실하게 컷 오프(CUT OFF)될 수 있다.
만약, 도 4a에 도시한 바와 같이, 제1 트랜지스터가 P-채널 FET인 경우, 기준 전압이 증폭부(220)의 입력단의 전압 이상에 해당하는 전압으로 결정되면, 기준 전압이 제1 트랜지스터의 게이트(G1)에 인가될 때 제1 트랜지스터의 게이트와 소스간 전압이 제1 트랜지스터의 문턱 전압(예를 들어, -0.5V)보다 큰 0(V) 이상이 되므로, 제1 트랜지스터는 확실하게 컷 오프(CUT OFF)될 수 있다. 멀티플렉서(240)는 일 예로, 증폭부(220)의 입력단(IN)의 전압에 따라 결정되는 기준 전압(VREF2)을 제공하는 독립된 전압 소스와 연결되어 기준 전압을 입력받을 수도 있으나, 후술될 도 4a의 실시예와 같이 멀티플렉서(240)의 입력단 중 어느 하나를 증폭부(220)의 입력단(IN)에 연결하여, 증폭부(220)의 입력단(IN)의 전압과 동일한 기준 전압을 멀티플렉서(240)로 입력할 수도 있다.
멀티플렉서(240)는 제2 트랜지스터(TN2)의 게이트 전압과, 기준 전압(VREF2) 중 어느 하나를 리셋 신호(RESET SIGNAL)의 값에 따라 선택하여 출력한다. 예를 들어, 리셋 신호(RESET SIGNAL)의 값이 예를 들어 5(V)이면, 멀티플렉서(240)는 제2 트랜지스터(TN2)의 게이트 전압과 기준 전압(VREF2) 중 제2 트랜지스터(TN2)의 게이트 전압을 선택하여 출력한다. 만약, 리셋 신호(RESET SIGNAL)의 값이 예를 들어 0(V)이면, 멀티플렉서(240)는 제2 트랜지스터(TN2)의 게이트 전압과 기준 전압(VREF2) 중 기준 전압(VREF2)을 선택하여 출력한다. 제1 트랜지스터(TN1)는 멀티플렉서(240)의 출력을 게이트(G1)로 입력받아 온-오프(ON-OFF)되어 스위칭 동작을 수행한다.
제1 트랜지스터(TN1)의 채널 전하량은 아래의 수학식 2로 나타낼 수 있다.
Figure 112011103402196-pat00002
이 때, QChannel은 제1 트랜지스터의 채널 전하량(C), Cox,1는 제1 트랜지스터(TN1)의 단위 면적 주위의 게이트 산화막 크기(F/m2), W1은 제1 트랜지스터(TN1)의 채널 폭(m), L1은 제1 트랜지스터(TN1)의 채널 길이(m), VGS,1은 제1 트랜지스터(TN1)의 게이트와 소스간 전압(V), VTH,1은 제1 트랜지스터(TN1)의 문턱 전압(threshold voltage)(V)이다.
제2 트랜지스터(TN2)는 드레인과 게이트의 전압이 같으므로 포화 영역(saturation region)에서 동작한다. 따라서, 제2 트랜지스터(TN2)의 드레인과 소스간 흐르는 전류와 제2 트랜지스터(TN2)의 게이트와 소스간 전압(gate-to-source voltage)의 관계는 아래의 수학식 3으로 나타낼 수 있다.
Figure 112011103402196-pat00003
이 때, ID는 제2 트랜지스터(TN2)의 드레인과 소스간 흐르는 전류(A), μn은 전자 이동도(mobility)(m2/Vs), Cox,2는 제2 트랜지스터(TN2)의 단위 면적 주위의 게이트 산화막 크기(F/m2), W2는 제2 트랜지스터(TN2)의 채널 폭(m), L2는 제2 트랜지스터(TN2)의 채널 길이(m), VGS,2는 제2 트랜지스터(TN2)의 게이트와 소스간 전압(V), VTH,2는 제2 트랜지스터(TN2)의 문턱 전압(threshold voltage)(V)이다.
수학식 3으로부터, 제2 트랜지스터(TN2)에 흐르는 전류(ID)를 감소시키면 제2 트랜지스터(TN2)의 게이트와 소스간 전압(VGS,2)을 낮출 수 있음을 알 수 있다. 제2 트랜지스터(TN2)의 드레인과 소스간 흐르는 전류(ID)를 감소시키면, 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 인가될 때 제1 트랜지스터(TN1)의 게이트와 소스간 전압(VGS,1)을 낮출 수 있으므로, 수학식 2에 따라 제1 트랜지스터(TN1)의 채널 전하량을 줄일 수 있다.
제2 트랜지스터(TN2)가 온(TURN ON)으로 동작을 유지하도록 하면서 제2 트랜지스터(TN2)의 드레인과 소스간 흐르는 전류가 최소가 되도록 전류 소스(IS)를 조절하면, 제2 트랜지스터(TN2)의 게이트와 소스간 전압을 최소로 줄일 수 있다. 전류 소스(IS)는 일 예로 가변 저항으로 구성될 수 있다. 가변 저항의 값에 따른 제2 트랜지스터(TN2)의 드레인과 소스간 전류의 변화를 측정하면, 제2 트랜지스터(TN2)의 드레인과 소스간 전류가 최소가 되는 저항값이 결정될 수 있다. 또는, 제2 트랜지스터(TN2)의 소스에 형성되는 전압, 전원 전압(VDD), 및 수학식 3을 이용하여 제2 트랜지스터(TN2)의 드레인과 소스간 전류가 최소로 되는 저항값을 계산하는 것도 가능하다. 다만, 전류 소스(IS)는 저항으로 한정되지 않으며, 제2 트랜지스터(TN2)에 전류를 흘려주는 역할을 하는 것이라면 제한되지 않고 사용이 가능하다.
제2 트랜지스터(TN2)의 게이트(G2)에 제1 트랜지스터(TN2)의 턴 온(TURN ON) 동작을 확실하게 구현함과 동시에 제2 트랜지스터(TN2)의 게이트와 소스간 전압을 최소한으로 낮추어 제1 트랜지스터(TN1)의 게이트와 소스간 전압을 최소화할 수 있다. 이에 따라 제1 트랜지스터(TN1)가 온(ON)에서 오프(OFF)로 전환될 때 제1 트랜지스터(TN1)의 채널 전하가 드레인과 소스로 방출되는 전하 주입(charge injection) 전하량을 감소시킬 수 있으므로, 제1 트랜지스터(TN1)의 스위칭 동작 과정에서 전하 주입 전하들에 의해 전하량 검출 증폭기(200)에 발생되는 노이즈를 줄일 수 있다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예에 따른 전하량 검출 증폭기(200)의 구성도이다. 도 4a의 실시예에 따른 전하량 검출 증폭기(200)를 구성하는 증폭부(220)는 연산 증폭기(Operational Amplifier, 이하 'OP-AMP'라 함), 및 OP-AMP(11)의 반전 입력 단자(IN1)과 출력단(OUT)의 사이에 연결되는 피드백 커패시터(Cfb)로 구성된다. 증폭부(220)는 검출부(210)에서 검출한 전하에 의해 발생되는 전류(IC)를 반전 입력 단자(IN1)를 통해 입력받고, 반전 입력 단자(IN1)와 비반전 입력 단자(IN2) 사이의 전압차를 증폭하여 출력단(OUT)을 통해 전압(VOUT)을 출력한다. OP-AMP(11)의 비반전 입력 단자(IN2)에는 증폭부(220)의 출력단의 전압의 초기값에 해당하는 전압(VREF)이 인가된다. 증폭부(220)의 반전 입력 단자(IN1)의 전류(IC)는 높은 OP-AMP(11)의 입력단 저항으로 인해 OP-AMP(11)의 내부로 입력되지 못하고, 피드백 커패시터(Cfb)에 축적된다.
스위칭 회로(230)는 제1 트랜지스터(TN1), 제2 트랜지스터(TN2), 및 멀티플렉서(240)로 구성된다. 도 4a에 도시된 스위칭 회로(230)는 도 3과 동일하므로 중복되는 설명은 생략하기로 한다. 도 4a에 도시된 바와 같이, 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2)는 N-채널 FET로 구현된다. 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2)를 동일한 채널의 FET로 구현하는 것은 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 인가될 때 전류 미러(current mirror)와 유사한 동작 특성을 갖도록 하여 안정적으로 제1 트랜지스터(TN1)를 온-오프(ON-OFF) 스위칭 동작시키기 위해서이다.
피드백 커패시터(Cfb)의 양단의 전압 V(t)는 하기의 수학식 4와 같이 계산될 수 있다.
Figure 112011103402196-pat00004
여기서, C는 피드백 커패시터(Cfb)의 정전용량(F)이며, I(τ)는 증폭부(220)의 반전 입력 단자(IN1)로 입력되는 전류(A)를 나타내며, V(0)는 피드백 커패시터(Cfb)의 초기 전압(V)을 나타낸다.
제1 트랜지스터(TN1)는 증폭부(220)의 반전 입력 단자(IN1)와 출력단(OUT) 사이에 연결되어, 턴 온(TURN ON) 동작시 피드백 커패시터(Cfb)에 저장된 전하를 방전시킨다. 제2 트랜지스터(TN2)의 소스(S2)는 증폭부(220)의 비반전 입력 단자(IN2)에 연결된다. 제2 트랜지스터(TN2)의 소스(S2)와, 제2 트랜지스터(TN2)의 게이트(G2)는 멀티플렉서(240)의 입력단에 연결된다.
멀티플렉서(240)는 제1 트랜지스터(TN1)를 턴 온(TURN ON)시키는 리셋 신호(RESET SIGNAL)가 입력되면(예를 들면, 리셋 신호의 값이 '5V'인 경우), 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)을 선택하여 제2 트랜지스터(TN2)의 게이트 전압을 출력한다. 멀티플렉서(240)는 제1 트랜지스터(TN1)를 컷 오프(CUT OFF)시키는 리셋 신호(RESET SIGNAL)가 입력되면(예를 들면, 리셋 신호의 값이 '0V'인 경우), 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1)을 선택하여 제2 트랜지스터(TN2)의 소스 전압을 출력한다.
도 5는 도 4a에 도시된 전하량 검출 증폭기(200)의 OP-AMP(11)의 출력단의 전압(VOUT), OP-AMP(11)의 입력단의 전류(Ic), 리셋 신호(RESET SIGNAL), 및 제1 트랜지스터(TN1)의 게이트 전압의 파형을 예시적으로 나타낸 도면이다. 전류 펄스(IF)가 입력되지 않는 시간(0~T1)동안 OP-AMP(11)의 출력단의 전압(VOUT)은 초기값(VREF)으로 유지된다. 전류 펄스(IF)가 OP-AMP(11)의 반전 입력 단자(IN1)로 입력되는 시간(T1~T2)동안 피드백 커패시터(Cfb)에는 전하들이 축적되고, 그에 따라 OP-AMP(11)의 출력단(OUT)에는 증폭된 전압(VOUT)이 출력된다.
전류 펄스(IF)가 입력된 이후의 시간(T2~T3)동안 OP-AMP(11)의 출력단의 전압(VOUT)이 측정되면, 다음 전류 펄스(IF)를 검출하기 위해 반도체 집적회로에서 이용되는 전원 전압(VDD)이 리셋 신호(RESET SIGNAL)로 멀티플렉서(240)에 입력된다. 이에 따라, 제1 트랜지스터(TN1)는 턴 온(TURN ON)되고, 피드백 커패시터(Cfb)의 양단이 단락(short)되어 피드백 커패시터(Cfb)에 저장된 전하가 방출(discharge)되는 리셋(Reset) 과정이 수행된다.
도 4a의 실시예에 따른 스위칭 회로(230)는 제1 트랜지스터(TN1)의 소스 전압과 제2 트랜지스터(TN2)의 소스 전압이 동일하므로, 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 인가될 때, 제1 트랜지스터(TN1)의 게이트와 소스간 전압은 제2 트랜지스터(TN2)의 게이트와 소스간 전압과 동일하다. 따라서, 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2)는 전류 거울(current mirror)과 같이 동작한다. 전류 소스(IS)에 의해 제2 트랜지스터(TN2)에는 항상 전류가 흐르므로, 그에 따라 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 입력될 때 제1 트랜지스터(TN1)에도 전류가 흐르게 되므로, 제1 트랜지스터(TN1)는 확실히 턴 온(TURN ON)될 수 있다.
만약, 제1 트랜지스터(TN1)의 게이트(G1)에 리셋 신호(RESET SIGNAL)를 직접 인가하여 스위칭 동작을 수행한다고 가정하면, 제1 트랜지스터(TN1)의 전하 주입에 의해 일시적으로 OP-AMP(11)의 오프셋 전압을 일으키고, 이 오프셋 전압이 증폭되는 결과 도 5의 'B'로 나타낸 바와 같이 OP-AMP(11)의 출력단의 전압(VOUT)이 정확하게 초기값인 VREF로 리셋되지 않고 노이즈(E)가 발생될 수 있다. 이와 달리, 본 발명의 실시예는 제1 트랜지스터(TN1)가 온(ON)으로 동작할 때의 제1 트랜지스터(TN1)의 게이트와 소스간 전압을 최소한으로 줄일 수 있어, 제1 트랜지스터(TN1)의 채널로부터 방출되는 전하 주입 전하량을 감소시킬 수 있다. 따라서, 도 5의 'A'로 나타낸 바와 같이 노이즈의 발생 없이 OP-AMP(11)의 출력단의 전압(VOUT)을 초기값인 VREF로 정확하게 리셋(RESET)할 수 있어 전하량 검출 증폭기(200)의 검출 정확도를 향상시킬 수 있다.
도 4B의 실시예에 따른 전하량 검출 증폭기(200)를 구성하는 스위칭 회로(230)는 제1 트랜지스터(TN1), 제2 트랜지스터(TN2), 제3 트랜지스터(TP3) 및 두 개의 멀티플렉서(240, 241)로 구성된다. 제1 트랜지스터(TN1), 제2 트랜지스터(TN2) 및 멀티플렉서(240)는 도 4a의 실시예에 대하여 설명된 스위칭 회로의 구성들과 동일하므로 중복되는 설명은 생략하기로 한다. 도 4B에 도시된 바와 같이, 스위칭 회로(230)는 N-채널 FET인 제1 트랜지스터(TN1)와 병렬로 P-채널 FET인 제3 트랜지스터(TP3)가 연결되고, 제3 트랜지스터(TP3)의 게이트(G3)에 전압을 입력하기 위해 제1 멀티플렉서(241)가 추가될 수 있다. P-채널 FET인 제3 트랜지스터(TP3)는 N-채널 FET인 제1 트랜지스터(TN1)에서 발생하는 음채널 전하(negative channel charge)를 보상할 수 있다.
제1 멀티플렉서(241)는 제1 트랜지스터(TN1)를 턴 온(TURN ON)시키는 리셋 신호(RESET SIGNAL)가 입력되면(예를 들면, 리셋 신호의 값이 '5V'인 경우), 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1)을 선택하여 제2 트랜지스터(TN2)의 소스 전압을 출력한다. 이에 따라, 제3 트랜지스터(TP3)의 게이트(G3)에는 제2 트랜지스터(TN2)의 소스 전압이 입력된다.
제1 멀티플렉서(241)는 제1 트랜지스터(TN1)를 컷 오프(CUT OFF)시키는 리셋 신호(RESET SIGNAL)가 입력되면(예를 들면, 제어신호의 값이 '0V'인 경우), 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TN2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TN2)의 게이트 전압에 해당하는 입력(0)을 선택하여 제2 트랜지스터(TN2)의 게이트 전압을 출력한다. 이에 따라, 제3 트랜지스터(TP3)의 게이트(G3)에는 제2 트랜지스터(TN2)의 게이트 전압이 입력된다.
도 4c의 실시예에 따른 전하량 검출 증폭기(200)를 구성하는 스위칭 회로(230)는 제1 트랜지스터(TP1)와 제2 트랜지스터(TP2)가 P-채널 FET으로 구현된다. 제2 트랜지스터(TP2)는 전류 소스(IS)에 의해 소스(S2)에서 드레인(D2)으로 전류가 흐르며, 제2 트랜지스터(TP2)의 소스(S2)와 드레인(D2)간 전류의 흐름에 따라 제2 트랜지스터(TP2)에 게이트와 소스간 전압이 형성된다.
멀티플렉서(240)는 리셋 신호(RESET SIGNAL)의 값이 예를 들어 5(V)이면, 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(1)과 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(0) 중에서 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(1)을 선택하여 제2 트랜지스터(TP2)의 게이트 전압을 출력한다.
멀티플렉서(240)는 리셋 신호(RESET SIGNAL)의 값이 예를 들어 0(V)이면, 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(1)과 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(0) 중에서 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(0)을 선택하여 제2 트랜지스터(TP2)의 소스 전압을 출력한다. 제1 트랜지스터(TP1)는 멀티플렉서(240)의 출력을 게이트(G1)로 입력받아 온-오프(On-Off)되어 스위칭 동작을 수행한다.
제1 트랜지스터(TP1)의 소스 전압과 제2 트랜지스터(TP2)의 소스 전압은 동일하므로, 제2 트랜지스터(TP2)의 게이트 전압이 제1 트랜지스터(TP1)의 게이트(G1)에 인가될 때, 제1 트랜지스터(TP1)와 제2 트랜지스터(TP2)는 전류 미러(current mirror)와 같이 동작한다. 따라서, 제2 트랜지스터(TP2)의 게이트 전압이 제1 트랜지스터(TP1)의 게이트(G1)에 입력될 때, 제1 트랜지스터(TP1)에는 제2 트랜지스터(TP2)에 흐르는 전류와 동일한 전류가 흐르고, 제2 트랜지스터(TP2)에 흐르는 전류의 흐름에 따라 형성되는 제2 트랜지스터(TP2)의 게이트와 소스간 전압과 동일한 전압이 제1 트랜지스터(TP1)의 게이트와 소스간 전압으로 형성되므로, 제1 트랜지스터(TP1)는 확실하게 턴 온(TURN ON)될 수 있다.
제2 트랜지스터(TP2)의 드레인과 소스간 최소한의 전류가 흐르도록 전류소스(IS)가 설정되면, 제2 트랜지스터(TP2)의 게이트 전압이 제1 트랜지스터(TP1)의 게이트(G1)에 입력될 때, 제1 트랜지스터(TP1)에도 아주 작은 전류가 흘러, 제1 트랜지스터(TP1)의 게이트와 소스간 전압(VGS,1)이 줄어들게 되므로, 전하 주입(charge injection) 전하량이 감소될 수 있다. 또한, 제2 트랜지스터(TP2)의 소스 전압이 제1 트랜지스터(TP1)의 게이트(G1)에 입력될 때, 제1 트랜지스터(TP1)의 게이트와 소스간 전압은 제1 트랜지스터(TP1)의 문턱 전압(예를 들어, -0.5V)보다 큰 0(V)가 되므로, 제1 트랜지스터(TP1)는 확실하게 컷 오프(CUT OFF)될 수 있다.
도 4d의 실시예에 따른 전하량 검출 증폭기(200)를 구성하는 스위칭 회로(230)는 제1 트랜지스터(TP1), 제2 트랜지스터(TP2), 제3 트랜지스터(TN3) 및 두 개의 멀티플렉서(240, 241)로 구성된다. 제1 트랜지스터(TP1), 제2 트랜지스터(TP2), 멀티플렉서(240)는 도 4c에 도시된 스위칭 회로의 구성들과 동일하므로 중복되는 설명을 생략하기로 한다. 도 4d에 도시된 바와 같이, 스위칭 회로(230)는 P-채널 FET인 제1 트랜지스터(TP1)와 병렬로 N-채널 FET인 제3 트랜지스터(TN3)가 연결되고, 제3 트랜지스터(TN3)의 게이트(G3)에 전압을 입력하기 위해 제1 멀티플렉서(241)가 추가될 수 있다. N-채널 FET인 제3 트랜지스터(TN3)는 P-채널 FET인 제1 트랜지스터(TP1)에서 발생하는 양채널 전하(positive channel charge)를 보상할 수 있다.
제1 멀티플렉서(241)는 제1 트랜지스터(TP1)를 턴 온(TURN ON)시키는 리셋 신호(RESET SIGNAL)를 입력받으면(예를 들면, 리셋 신호의 값이 5V인 경우), 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(1)을 선택하여 제2 트랜지스터(TP2)의 소스 전압을 출력한다. 이에 따라, 제3 트랜지스터(TN3)의 게이트(G3)에는 제2 트랜지스터(TP2)의 소스 전압이 입력된다.
제1 멀티플렉서(241)는 제1 트랜지스터(TP1)를 컷 오프(CUT OFF)시키는 리셋 신호(RESET SIGNAL)를 입력받으면(예를 들면, 리셋 신호의 값이 0V인 경우), 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(0)과 제2 트랜지스터(TP2)의 소스 전압에 해당하는 입력(1) 중에서 제2 트랜지스터(TP2)의 게이트 전압에 해당하는 입력(0)을 선택하여 제2 트랜지스터(TP2)의 게이트 전압을 출력한다. 이에 따라, 제3 트랜지스터(TN3)의 게이트(G3)에는 제2 트랜지스터(TP2)의 게이트 전압이 입력된다.
도 6은 방사선을 이용하는 의료영상 시스템의 구성도이다. 도 6을 참조하면, 방사선을 이용하는 의료영상 시스템은 방사선 발생장치(600), 광자 계수 검출 장치(400), 및 영상 생성 장치(500)로 구성된다. 방사선 발생장치(600)는 방사선을 발생하여 환자 등의 피검체에 조사한다. 방사선 발생장치(600)로부터 발생되는 방사선은 초음파, 알파선, 베타선, 감마선, X선 및 중성자선 등 여러 가지가 될 수 있다. 광자 계수 검출 장치(400)는 인체 등과 같은 피검체를 투과한 방사선을 센서를 이용하여 검출하고, 검출된 방사선에 포함된 광자(photon)를 계수한다. 영상 생성 장치(500)는 광자 계수 검출 장치(400)로부터 출력되는 데이터를 이용하여 인체 내부 영역의 조직들을 선명하게 구분하는 방사선 영상을 생성할 수 있다.
도 7은 광자 계수 검출 장치(400)의 예시적인 사시도이다. 도 7을 참조하면, 광자 계수 검출 장치(400)는 센서(410) 및 독출 칩(420)으로 구성된다. 센서(410)는 방사선을 이용하여 피검체를 촬영하고자 하는 촬영 영역에 대응하며, 촬영 영역의 각 픽셀(pixel)들에 대응하는 센서(410)의 부분 영역에 해당하는 단위 센서들로 구성된다. 센서(410)의 단위 센서들 각각은 입사된 방사선에 포함된 광자를 검출하여 광자들의 수에 대응하여 전기 신호로 변환한다. 독출 칩(420)은 촬영 영역의 각 픽셀들에 대응하는 독출 회로(430)들로 구성된다. 각 단위 센서는 인체 등과 같은 피검체를 투과하여 입사되는 방사선의 광자(photon)를 전기 신호로 변환하고, 변환한 전기 신호를 각 단위 센서에 대응하는 단위 출력단을 통해 광자가 검출된 영역에 대응하는 각 독출 회로(430)로 출력한다.
도 8은 광자 계수 검출 장치(400)의 예시적인 단면도이다. 도 8을 참조하면, 센서(410)는 광자가 공핍영역(412)에 입사하면 전자-전공 쌍을 발생시키고, 전자-전공 쌍은 전계의 영향으로 N형 중성영역(411)과 P형 중성영역(413)으로 끌려가 외부로 전류가 흐르게 된다. 도 8에 도시된 실시예에서 센서(410)는 N형 중성영역(411), 공핍영역(412) 및 P형 중성영역(413)으로 구성되는 것으로 도시되나, 이에 한정되는 것은 아니며, 본 발명의 실시예가 속하는 기술분야에서 통상의 지식을 가진 자라면 광자를 검출하는 다른 다양한 센서가 이용될 수 있음을 이해할 수 있다. 센서(410)의 단위 센서들 각각은 광자를 검출하여 변환한 전기 신호를 본딩(440)을 통해 독출 칩(420)의 독출 회로(430)로 출력한다. 도 8에 도시된 실시예에서 단위 센서와 독출 회로(430)는 본딩(Bonding)(440)으로 연결되나, 단위 센서와 독출 회로(430)를 연결하는 방식은 독출 칩(420)위에 센서(410)를 반도체 공정을 통해 증착하는 방식 등을 사용할 수도 있으며, 본딩이나 증착 등의 방식으로 한정되지 않음을 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
독출 칩(420)은 센서(410)의 각 단위 센서들에 대응하는 복수 개의 독출 회로(430)들로 구성된 2-D 픽셀 어레이(2-Dimensional Pixel Array)로 구현될 수 있다. 각 독출 회로(430)는 센서(410)로부터 입력된 광자에 의한 전기 신호를 통해 광자를 계수하고, 계수한 데이터를 영상 생성 장치(500)로 출력한다. 독출 회로(430)에서 단위 센서로부터 입력받은 전기 신호를 독출하는 방법에는 전하 축적 방식(Charge Integration mode)과 포톤 계수형 방식(Photon Counting mode)이 있다. 전하 축적 방식은 전하 축적용 캐패시터를 이용하는 방식으로 일정한 시간 동안 발생된 전기 신호를 캐패시터에 축적하여 A/D 변환기를 통하여 읽어내는 방식이다. 포톤 계수형 방식의 독출 회로는 광자를 검출하는 단위 센서로부터 입력받은 전기 신호를 비교를 통해 임의의 임계값과 비교하여 '1' 또는 '0'의 디지털 신호를 출력하고, 계수기에서 '1'이 몇 번 나왔는지 계수하여 디지털 형태로 데이터를 출력한다. 포톤 계수형 방식은 단일 광자에 의해 신호가 발생될 때마다 비교기를 통해 정해진 임계값과 비교하여 계수하는 방식을 사용한다.
도 9는 본 발명의 일 실시예에 따른 광자 계수 검출 장치를 구성하는 독출 회로의 세부 구성도이다. 도 9를 참조하여, 포톤 계수형 방식을 이용하는 독출 회로로 구현되는 광자 계수 검출 장치를 설명한다. 도 9에 도시된 바와 같이, 독출 회로(300)는 증폭부(321)와 스위칭 회로(322)로 구성되는 전하량 검출 증폭기(320), 비교기(330), 신호 처리부(340), 멀티플렉서(350), 및 계수기(360)로 구성된다.
증폭부(321)는 단일 센서(310)로부터 전기 신호를 입력받아 피드백 커패시터(Cfb)에 누적하고, 출력단(OUT)의 누적된 전압을 비교기(330)로 출력한다. 증폭부(321)는 신호 처리부(340)에서 제1 트랜지스터(TN1)를 턴 온(TURN ON)시키는 리셋 신호(RESET SIGNAL)를 전송할까지 단일 센서(310)로부터 입력되는 전기 신호를 누적한다. 신호 처리부(340)에서 리셋 신호를 스위칭 회로(322)로 출력하면 증폭부(321)의 출력단 전압이 전기 신호를 누적하기 전의 초기값(VREF)으로 복원된다. 증폭부(321)는 리셋 지시가 있기 전까지 출력단에 누적된 전압값을 유지하여 비교기(330)로 출력단 전압을 출력한다.
비교기(330)는 증폭부(321)에 의해 누적된 전기 신호를 멀티플렉서(350)로부터 입력받은 적어도 하나의 임계값(V1,V2,Vn)과 비교하여 그 비교 결과를 신호 처리부(340)로 출력한다. 임계값(V1,V2,Vn)은 방사선에 포함된 광자의 에너지 대역을 적어도 두 개 이상으로 구분하기 위해 미리 정해진 크기의 전압값을 의미한다. 만약, 비교기(330)의 비교 결과 증폭부(321)의 출력단 전압이 임계값보다 큰 경우, 신호 처리부(340)는 멀티플렉서(350)에서 현재의 임계값보다 증가된 새로운 임계값을 비교기(330)로 출력하도록 지시할 수 있다.
만약, 비교기(330)의 비교 결과 증폭부(321)의 출력단 전압이 임계값보다 작은 경우, 신호 처리부(340)는 멀티플렉서(350)에서 현재의 임계값보다 감소된 새로운 임계값을 비교기(330)로 출력하도록 지시할 수 있다. 이에 따라, 비교기(330)는 증폭부(321)의 출력단 전압을 멀티플렉서(350)로부터 새로 입력된 임계값과 비교하여 그 비교 결과를 신호 처리부(340)로 출력할 수 있다. 이러한 과정을 반복하여, 증폭부(321)의 출력단 전압을 멀티플렉서(350)로부터 제공되는 다양한 임계값들(V1~Vn)과 비교함으로써 증폭부(321)의 출력단 전압을 정확하게 검출할 수 있다.
신호 처리부(340)는 비교기(330)에서 임계값과 증폭부(321)의 출력단 전압을 비교한 결과를 입력받아, 방사선에 포함된 광자의 에너지 대역을 구분하는 디지털 신호를 계수기(360)로 출력한다. 또한, 신호 처리부(340)는 증폭부(321)의 출력단 전압 검출 과정이 완료되면, 다음으로 입력되는 광자에 의한 증폭부(321)의 출력단 전압을 검출하기 위해 증폭부(321)를 초기값으로 리셋할 것을 지시하는 리셋 신호(RESET SIGNAL)를 스위칭 회로(322)의 멀티플렉서(323)로 전송할 수 있다. 멀티플렉서(323)는 신호 처리부(340)로부터 입력받은 리셋 신호(RESET SIGNAL)에 대응하여 제2 트랜지스터(TN2)의 게이트 전압과 소스 전압 중 어느 하나를 선택하여 제1 트랜지스터(TN1)의 게이트(G1)에 입력할 수 있다.
계수기(360)는 신호 처리부(340)로부터 입력받은 디지털 신호에 따라 광자를 다양한 에너지 대역별로 구분하여 계수할 수 있다. 계수기(360)는 입력받은 디지털 신호에 기초하여, 다양한 에너지 대역별로 누적 횟수를 카운트(count)할 수 있다. 계수기(360)는 일정한 클럭을 입력으로 하여 정해진 순서대로 광자의 누적 횟수를 계수하는 회로로 구현될 수 있다. 도 4a의 실시예에 따른 전하량 검출 증폭기를 구성하는 증폭부, 및 스위칭 회로에 대한 설명은 도 9의 실시예에 따른 증폭부(321), 및 스위칭 회로(322)에도 동일하게 적용될 수 있다.
본 발명의 실시예에 따른 광자 계수 검출 장치(400)는 각 픽셀의 독출 회로(300)에 포함된 전하량 검출 증폭기의 리셋 동작에서 트랜지스터의 채널 전하 방출에 따른 전하 주입(channel injection) 전하량을 줄여 노이즈를 저감할 수 있다. 이에 따라 광자 검출시마다 전하량 검출 증폭기의 특성을 일정하게 유지할 수 있어 고품질의 엑스-레이(X-ray) 디지털 영상을 생성할 수 있다. 또한, 많은 독출 회로(430)들을 하나의 반도체 웨이퍼로 구현하는 경우, 반도체 웨이퍼상의 위치에 따라 각 독출 회로(430)에 포함된 트랜지스터의 문턱 전압 특성이 달라질 수 있는데, 본 발명의 실시예에 따른 광자 계수 검출 장치(400)는 각 독출 회로(430)에 포함된 트랜지스터에 작은 전류를 흘려주고, 그에 따라 각 독출 회로(430)에 포함된 트랜지스터에 형성되는 게이트와 소스간 전압을 이용하여 스위칭 동작을 구현하므로, 트랜지스터의 스위칭 동작을 확실하게 보장함과 동시에, 전하 주입(channel injection) 전하량을 줄여 노이즈를 저감할 수 있다.
이하에서는 도 1 내지 도 3을 참조하여, 본 발명의 실시예에 따른 스위칭 회로(100)에 대해 설명한다. 도 1a 내지 도 1d는 본 발명의 다양한 실시예에 따른 스위칭 회로(100)의 구성도이다. 본 발명의 실시예에 따른 스위칭 회로(100)는 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2) 및 멀티플렉서(multiplexer)(110)로 구성된다. 제1 트랜지스터(TN1)는 회로 소자(circuit element)(120)의 제1 단자(n1)에 연결된 소스(S1)와 회로 소자(120)의 제2 단자(n2)에 연결된 드레인(D1)을 갖는다. 제1 트랜지스터(TN1)는 게이트(G1)에 입력되는 전압에 따라 턴 온(TURN ON)되거나 컷 오프(CUT OFF)되어, 회로 소자(120)의 제1 단자(n1)와 제2 단자(n2) 사이를 개폐하는 스위칭(switching) 동작을 수행한다. 도 1a 내지 도 1d의 실시예에 따른 스위칭 회로(100)는 각각 도 4a 내지 도 4d에 도시한 전하량 검출 증폭기(200)를 구성하는 스위칭 회로(230)의 구성들과 동일하므로, 중복되는 설명은 생략하기로 한다.
도 2는 도 1a의 실시예에 따른 스위칭 회로(100)의 제어신호(CONTROL SIGNAL)와, 제1 트랜지스터(TN1)의 게이트 전압의 예시적인 파형을 나타낸 도면이다. 멀티플렉서(110)로 입력되는 제어 신호(CONTROL SIGNAL)의 값이 0(V)인 시간(0~TON)동안, 제1 트랜지스터(TN1)의 게이트(G1)에는 제2 트랜지스터(TN2)의 소스 전압이 인가된다. 이 때, 제1 트랜지스터(TN1)의 게이트와 소스간 전압은 제1 트랜지스터(TN1)의 문턱 전압(예를 들어, 0.5V)보다 작은 0(V)가 되므로, 제1 트랜지스터(TN1)는 확실하게 컷 오프(CUT OFF)될 수 있다.
멀티플렉서(110)로 입력되는 제어 신호(CONTROL SIGNAL)의 값이 VDD(V)인 시간(TON~TOFF)동안, 제1 트랜지스터(TN1)의 게이트(G1)에는 제2 트랜지스터(TN2)의 게이트 전압이 인가된다. 이 때, 제1 트랜지스터(TN1)와 제2 트랜지스터(TN2)는 전류 거울(current mirror)과 같이 동작하며, 제1 트랜지스터(TN1)의 게이트와 소스간 전압(VGS,1)은 제2 트랜지스터(TN2)의 게이트와 소스간 전압과 동일해지고, 제2 트랜지스터(TN2)에 흐르는 전류에 따라 제1 트랜지스터(TN1)에 흐르는 전류가 결정된다. 따라서, 제1 트랜지스터(TN1)의 게이트(G1)에 제2 트랜지스터(TN2)의 게이트 전압이 입력될 때, 제1 트랜지스터(TN1)의 게이트와 소스간 전압(VGS,1)이 크지 않음에도 불구하고 제1 트랜지스터(TN1)는 확실하게 턴 온(TURN ON)될 수 있다.
만약, 채널폭과 채널길이가 제1 트랜지스터(TN1)의 채널 폭(W1)과 채널 길이(L1)와 동일한 제2 트랜지스터(TN2)를 사용할 경우, 제2 트랜지스터(TN2)의 게이트 전압이 제1 트랜지스터(TN1)의 게이트(G1)에 입력될 때, 제1 트랜지스터(TN1)에는 제2 트랜지스터(TN2)에 흐르는 전류와 동일한 전류가 흐른다. 전류 소스(IS)를 이용하여 제2 트랜지스터(TN2)에 흐르는 전류를 조절하면, 제1 트랜지스터(TN1)에 흐르는 전류도 동일하게 변화된다. 따라서, 본 발명의 실시예에 따른 스위칭 회로(100)는 제1 트랜지스터(TN1)의 안정적인 온-오프(On-Off) 스위칭 동작을 구현할 수 있는 한도 내에서 제1 트랜지스터(TN1)의 게이트와 소스간 전압(VGS1)을 최소한으로 줄일 수 있어, 제1 트랜지스터(TN1)의 스위칭 동작 과정에서 제1 트랜지스터(TN1)로부터 방출되는 전하 주입(charge injection) 전하량을 감소시킬 수 있다.
도 1b의 실시예에 따른 스위칭 회로(100)는 도 3A의 실시예를 구성하는 N-채널 MOSFET으로 구현된 제1 트랜지스터(TN1)와 병렬로 P-채널 FET으로 구현되는 제3 트랜지스터(TP3)가 연결되고, 제어 신호(CS)의 값에 따라 제3 트랜지스터(TP3)의 게이트(G3)로 입력될 전압을 선택하여 출력하는 제1 멀티플렉서(111)가 추가된다. P-채널 MOSFET인 제3 트랜지스터(TP3)는 N-채널 FET인 제1 트랜지스터(TN1)에서 발생하는 음채널 전하(negative channel charge)를 보상할 수 있다.
도 1c의 실시예에 따른 스위칭 회로(100)는 제1 트랜지스터(TP1)와 제2 트랜지스터(TP2)가 P-채널 FET으로 구현된다. 도 1c의 실시예에 따라, 멀티플렉서(110)는 제2 트랜지스터(TP2)의 게이트 전압을 입력된 제어 신호(CS)의 값에 따라 선택적으로 제1 트랜지스터(TP1)의 게이트(G1)에 입력한다. 도 1d의 실시예에 따른 스위칭 회로(100)는 도 1c의 실시예에 제1 트랜지스터(TP1)와 병렬로 연결되는 N-채널 FET인 제3 트랜지스터(TN3)와, 제어 신호(CS)의 값에 따라 제3 트랜지스터(TN3)의 게이트(G3)로 입력될 전압을 선택하여 출력하는 제1 멀티플렉서(111)가 추가된다. 제3 트랜지스터(TN3)는 P-채널 FET인 제1 트랜지스터(TP1)에서 발생하는 양채널 전하(positive channel charge)를 보상할 수 있다.
이상에서 설명된 본 발명의 실시예들에서 회로 소자(120)의 예에는 커패시터(capacitor), 저항(resister), 콘덴서(condenser), 코일(coil), 다이오드(diode), 트랜스(trans), 증폭기(amplifier)가 포함될 수 있으나, 이에 제한되는 것은 아니다. 또한, 회로 소자(120)는 반드시 하나의 소자로 제한되지 않으며, 여러 종류의 소자들이 조합된 것도 포함한다.
본 발명은 이상에서 설명한 실시예들 및 첨부된 도면에 의해 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 230: 스위칭 회로
110, 111, 240, 241: 멀티플렉서
120: 회로 소자
TN1, TP1: 제1 트랜지스터
TN2, TP2: 제2 트랜지스터
TN1, TP3: 제3 트랜지스터
IS: 전류 소스
200, 320: 전하량 검출 증폭기
210: 검출부
220: 증폭부
300, 430: 독출 회로
310: 단위 센서
330: 비교기
340: 신호 처리부
350: 멀티플렉서
360: 계수기
400: 광자 계수 검출 장치
410: 센서
420: 독출 칩
500: 영상 생성 장치
600: 방사선 발생장치

Claims (20)

  1. 소정 회로 소자의 제1 단자와 제2 단자 사이를 제어 신호에 따라 단락하거나 개방시키는 스위칭 회로에 있어서,
    상기 소정 회로 소자의 제1 단자에 연결된 소스와 상기 소정 회로 소자의 제2 단자에 연결된 드레인을 갖는 제1 트랜지스터;
    상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 제어 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함하는 스위칭 회로.
  2. 제1 항에 있어서,
    상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압은 상기 제2 트랜지스터의 소스 전압에 상기 제2 트랜지스터의 게이트와 소스간 전압을 더한 전압인 스위칭 회로.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우, 상기 제2 트랜지스터의 소스에는 상기 회로 소자의 제1 단자의 전압 이상에 해당하는 전압이 인가되고,
    상기 제1 트랜지스터와 제2 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우, 상기 제2 트랜지스터의 소스에는 상기 회로 소자의 제1 단자의 전압 이하에 해당하는 전압이 인가되는 스위칭 회로.
  4. 제1 항에 있어서,
    상기 멀티플렉서는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압과 상기 회로 소자의 제1 단자의 전압에 따라 결정되는 기준 전압 중 어느 하나의 전압을 상기 제어 신호에 따라 선택하여 상기 제1 트랜지스터의 게이트에 입력하는 스위칭 회로.
  5. 제4 항에 있어서,
    상기 기준 전압은,
    상기 제1 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우 상기 회로 소자의 제1 단자의 전압 이하에 해당하는 전압으로 결정되고, 상기 제1 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우 상기 회로 소자의 제1 단자의 전압 이상에 해당하는 전압으로 결정되는 스위칭 회로.
  6. 제1 항에 있어서,
    상기 제2 트랜지스터의 소스는 상기 회로 소자의 제1 단자에 연결되고,
    상기 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 제어 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 제어 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하는 스위칭 회로.
  7. 제1 항에 있어서,
    상기 소정 회로 소자의 제1 단자에 연결된 소스와 상기 소정 회로 소자의 제2 단자에 연결된 드레인을 갖는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 제어 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 제1 멀티플렉서를 더 포함하고,
    상기 제1 트랜지스터가 N-채널 FET인 경우 상기 제3 트랜지스터는 P-채널 FET이고, 상기 제1 트랜지스터가 P-채널 FET인 경우 상기 제3 트랜지스터는 N-채널 FET인 스위칭 회로.
  8. 제7 항에 있어서,
    상기 제2 트랜지스터의 소스는 상기 회로 소자의 제1 단자에 연결되고,
    상기 제1 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 제어 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 제어 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력하는 스위칭 회로.
  9. 제1 항에 있어서,
    상기 전류 소스는 상기 제2 트랜지스터가 턴 온(TURN ON)되면서 상기 제2 트랜지스터의 드레인과 소스간 흐르는 전류가 최소가 되도록 설정되는 스위칭 회로.
  10. 입력단의 신호를 증폭시켜 출력단으로 출력하는 증폭부, 및 상기 증폭부를 리셋 신호에 따라 초기값으로 리셋(reset)시키는 스위칭 회로를 포함하는 전하량 검출 증폭기(charge sense amplifier)에 있어서,
    상기 스위칭 회로는,
    상기 증폭부의 입력단에 연결된 소스와 상기 증폭부의 출력단에 연결된 드레인을 갖는 제1 트랜지스터;
    상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 리셋 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함하는 전하량 검출 증폭기.
  11. 제10 항에 있어서,
    상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압은 상기 제2 트랜지스터의 소스 전압에 상기 제2 트랜지스터의 게이트와 소스간 전압을 더한 전압인 전하량 검출 증폭기.
  12. 제10 항에 있어서,
    상기 제1 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우 상기 제2 트랜지스터의 소스에는 상기 증폭부의 입력단의 전압 이상에 해당하는 전압이 인가되고,
    상기 제1 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우 상기 제2 트랜지스터의 소스에는 상기 증폭부의 입력단의 전압 이하에 해당하는 전압이 인가되는 전하량 검출 증폭기.
  13. 제10 항에 있어서,
    상기 멀티플렉서는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압과 상기 증폭부의 입력단의 전압에 따라 결정되는 기준 전압 중 어느 하나를 상기 리셋 신호에 따라 선택하여 상기 제1 트랜지스터의 게이트에 입력하는 전하량 검출 증폭기.
  14. 제13 항에 있어서,
    상기 기준 전압은,
    상기 제1 트랜지스터가 N-채널 FET(Field Effect Transistor)인 경우, 상기 증폭부의 입력단의 전압 이하에 해당하는 전압으로 결정되고,
    상기 제1 트랜지스터가 P-채널 FET(Field Effect Transistor)인 경우, 상기 증폭부의 입력단의 전압 이상에 해당하는 전압으로 결정되는 전하량 검출 증폭기.
  15. 제10 항에 있어서,
    상기 증폭부의 입력단은 반전 입력 단자와 비반전 입력 단자를 포함하고,
    상기 제2 트랜지스터의 소스는 상기 증폭부의 비반전 입력 단자에 연결되고,
    상기 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하는 전하량 검출 증폭기.
  16. 제10 항에 있어서,
    상기 증폭부의 입력단에 연결된 소스와 상기 증폭부의 출력단에 연결된 드레인을 갖는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 리셋 신호에 따라 상기 제3 트랜지스터의 게이트에 선택적으로 입력하는 제1 멀티플렉서를 더 포함하고,
    상기 제1 트랜지스터가 N-채널 FET인 경우 상기 제3 트랜지스터는 P-채널 FET이고, 상기 제1 트랜지스터가 P-채널 FET인 경우 상기 제3 트랜지스터는 N-채널 FET인 전하량 검출 증폭기.
  17. 제16 항에 있어서,
    상기 제2 트랜지스터의 소스는 상기 증폭부의 입력단에 연결되고,
    상기 제1 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제3 트랜지스터의 게이트에 입력하는 전하량 검출 증폭기.
  18. 제10 항에 있어서,
    상기 전류 소스는 상기 제2 트랜지스터가 턴 온(TURN ON)되면서 상기 제2 트랜지스터의 드레인과 소스간 흐르는 전류가 최소가 되도록 설정되는 전하량 검출 증폭기.
  19. 방사선의 광자(photon)를 검출하여 전기 신호로 변환하는 복수 개의 단위 센서들을 포함하는 센서, 및 상기 복수 개의 단위 센서들 각각에 대응하는 복수 개의 독출 회로들을 포함하는 독출 칩을 포함하고,
    상기 복수 개의 독출 회로들 각각은,
    상기 단위 센서로부터 입력단으로 입력되는 전기 신호를 증폭하여 출력단으로 출력하는 증폭부;
    상기 증폭부의 입력단과 출력단의 사이에 연결되어 상기 증폭부를 리셋 신호에 따라 초기값으로 리셋(reset)시키는 스위칭 회로;
    상기 증폭부의 출력단의 전압을 미리 설정한 임계값과 비교하여 비교 결과를 출력하는 비교기;
    상기 비교기로부터 비교 결과를 입력받아 디지털 신호로 변환하고, 상기 비교 결과에 따라 상기 스위칭 회로로 상기 리셋 신호를 전송하는 신호 처리부; 및
    변환된 디지털 신호에 따라 광자의 수를 계수하는 계수기를 포함하고,
    상기 복수 개의 독출 회로들 각각의 스위칭 회로는,
    상기 증폭부의 입력단에 연결된 소스와 상기 증폭부의 출력단에 연결된 드레인을 갖는 제1 트랜지스터;
    상기 스위칭 회로에 전류를 공급하는 전류 소스로부터의 전류가 흐르는 드레인과 소스를 가지며, 게이트가 드레인에 연결되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 드레인과 소스간 전류의 흐름에 따라 생성되는 상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압을 상기 리셋 신호에 따라 상기 제1 트랜지스터의 게이트에 선택적으로 입력하는 멀티플렉서를 포함하는 광자 계수 검출 장치.
  20. 제19 항에 있어서,
    상기 제2 트랜지스터의 소스는 상기 증폭부의 입력단에 연결되고,
    상기 제2 트랜지스터의 게이트와 소스간 전압에 대응하는 전압은 상기 제2 트랜지스터의 소스 전압에 상기 제2 트랜지스터의 게이트와 소스간 전압을 더한 전압이고,
    상기 멀티플렉서는 상기 제1 트랜지스터를 턴 온(TURN ON)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 게이트 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하고, 상기 제1 트랜지스터를 컷 오프(CUT OFF)시키는 리셋 신호에 따라 상기 제2 트랜지스터의 소스 전압을 선택하여 상기 제1 트랜지스터의 게이트에 입력하는 광자 계수 검출 장치.
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