JP5808026B2 - 電荷計測システム - Google Patents

Description

本発明は、電荷計測システムに関するものである。電荷を計測する正確なシステムは、媒体の評価が、例えば、イオン化粒子検出器におけるイオン化の計測中などにおいて発生する電荷の移動の計測に基づく場合に使用される。それらの粒子は、帯電された素粒子、原子核、あるいはＸ又はガンマ光子であってもよい。このタイプのシステムは、他の物理的構成においても使用される。

これらのシステムは、電荷積分器を使って電荷を計測することで知られている。図１は、このタイプの通常の構造を示す。同システムは、キャパシタンスフィードバック１３０を有する演算増幅器である電荷積分器１２０に接続されたキャパシタンス検出器１１０を備えている。このようなシステムは、Ｋ. Ｋｏｒｂｅｌ氏による“Ｅｌｅｋｔｒｏｎｉｋａ Ｆｒｏｎｔ Ｅｎｄ”（”Ｆｒｏｎｔ Ｅｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ“）（発行：Ｕｃｚｅｌｎｉａｎｅ Ｗｙｄａｗｎｉｃｔｗａ Ｎａｕｋｏｗｏ−Ｄｙｄａｋｔｙｃｚｎｅ， Ｋｒａｋｏｗ ２０００）において示されている。

この種類のシステムにおける電荷ｑの計測は、検出システムに蓄積した電荷をフィードバックの基準キャパシティＣ_ｆに移動させ、そのキャパシティの電荷を計測することに基づくものであり、以下の式で表される：

検出器１１０のキャパシタンスＣ_ｄは、入力インピーダンスで表される電荷積分器１２０の入力に接続される。このインピーダンスは、容量性を持ち、主にシステムの動的キャパシタンスＣ_ｄｙｎ＝（Ｋ＋１）Ｃ_ｆを有し、並列接続された入力幾何キャパシタンスＣ_wejによりわずかに修正される。検出器のキャパシタンスＣ_ｄ及び入力キャパシタンスＣ_wejの並列接続により、結果的にαｑ部分における検出器に蓄積した電荷ｑがキャパシタンスＣ_ｆに移動する。係数αは、下記の式で表される。

増幅システム（フィードバックなし）の増幅度Ｋは、非常に大きいため（通常、Ｋ＝１０^３...１０^９）、通常のキャパシタンス値Ｃ_ｆ、Ｃ_ｗｅｊ、Ｃ_ｄ（一から数百ｐＦの範囲）において、係数αは等しいに近い。そのため、検出器によって収集されたほぼ全ての電荷は、キャパシタンスフィードバックに移動する。検出器により収集された電荷ｑの大きさは、検出器の大きさ、その種類（例えば、ガスあるいは固体の半導体など使用された物質）及び発生した電荷を蓄積する電界の値に基づくものである。最適に電荷を蓄積させるために、検出システムの動力として比較的高い電圧が使用される。これにより、増幅入力システムは高いリスクにさらせる。

積分器構造としては、増幅器の入力段がＪＦＥＴ型トランジスタを使用するものが知られている。図２は、そのような構造の一例を示すものである。この解決法の主な利点は、ＪＦＥＴ型トランジスタＴ_１′の検出器の信号とシステムの熱雑音との最適比である。この種類の増幅器では、低いノイズ拡散を得ることが可能である。ＪＦＥＴ型トランジスタＴ１′におけるゲートソースジャンクションは逆バイアスであるため、１０^８から１０^９オームの範囲の高い抵抗を持つ。接合電圧は、カットオフ電圧を示す負値からトランジスタの電流が飽和電流に達するニュートラルな値に変化する場合がある。入力電圧が−５Ｖから０Ｖの範囲外である場合、特に高い電圧が逆バイアスの範囲に分極化する場合、入力システムに対するリスクとなる。通常のＪＦＥＴは、カットオフ電圧を数ボルト超えるだけで破壊する。そのような状態が起こるのは、電荷計測システムにおいて、検出器（センサー電極）の電圧の接続が過剰に急激に切られた場合、検出器（センサー電極）のショートサーキット、あるいはセンサー電極に別の電界インパルスが現れた場合である。

急激な電圧の変化から保護する高電圧制御システムを構成することで破損を防ぐことができる。しかしながら同システムは、増幅器を検出器のショートサーキットから保護することはできない。特に、電子雪崩を利用するガスカウンターびダイオードなどの増倍検出器においてショートサーキットが起きる可能性がある。これらの検出器は、降伏電圧に近い電圧で作動するため、例えば、ガス圧力の小さな変化による小さな変動によっても、入力増幅段を破壊する電荷が発生する可能性がある。

セーフガードシステムは、例えば、図１に示す半導体ダイオード１４０の形態として使用することができる。このダイオードは、臨界電圧を上回ると更なる電圧の上昇をショートカットし、それらは入力に接続された小さいレジスタンスに蓄積する。これらの解決法は、比較的に確実なものではあるが、本質的に受動的なものであるため追加的な雑音が発生する。そのため、例えばＸ線放射線の特性を特定することで要素を検出するなど、低い雑音レベルが必要とされる繊細な用途には特に望ましくない。

本発明は、増幅器のノイズ特性を低下させないで許容範囲を超える入力電圧レベルから入力増幅段を保護するアクティブ保護システムを設計することを目的とする。

本発明は、キャパシタンスフィードバックを有する演算増幅器である電荷積分器に接続されたキャパシタンス検出器を備えた電荷測定システムにおいて、前記電荷積分器の入力段は、電荷積分器の入力に接続されたゲートを有する、対称接続された一対のＪＦＥＴ型トランジスタを備えてたシステムを対象とするものである。

前記電荷積分器の入力段は、少なくとも２対の平行な対称接続されたＪＦＥＴ型トランジスタを備えるようにしてもよい。

前記電荷積分器の入力段は、対称接続された共通のベース増幅器に接続されていてもよい。

前記電荷積分器の入力段において、電流源と並列なキーが前記対称接続されたトランジスタの各ソースに接続され、前記システムは、また前記電荷積分器の出力電圧を評価するシステムを備え、出力電力が上限電圧限界を超えた後に前記キーの一つを開放し、前記出力電圧が下限電圧限界を下回った時に他方のキーを開放するように構成されている。

本発明の目的は、以下の図面の例示的な実施形態において説明される。

図１は、電荷計測システムの全体構造を示す図である。 図２は、先行技術の電荷積分器の概略図である。 図３は、本発明に係る電荷積分器の概略図である。 図４は、図２の電荷積分器における操作点の電位の変化を示す図であり、Ｖ_ＥＥは、トランジスタＴ_３′及びＴ_４′のエミッター間電圧である。 図５は、図３の電荷積分器における操作点の電位の変化を示す図であり、Ｖ_ＥＥは、トランジスタＴ_３′及びＴ_４′のエミッター間電圧である。 図６は、前記システムの雑音を示す補足概略図である。 図７は、キャパシタンスフィードバック放散システムを備える本発明に係る電荷積分器の概略図である。

図３は、本発明に係る電荷計測システムの要素を構成する電荷積分器の構造を示すものである。前記電荷積分器の入力段１２１は、電荷積分器１２０の入力に接続されたゲートを有する対称接続された一対のＪＦＥＴ型トランジスタＴ１及びＴ２を有する。入力システムの構造は、使用されたトランジスタの種類のため対称的であり、システムの操作点を決める、システム及び電圧源を対称的に操作させるものである。図２に示す通常の解決法では、トランジスタＴ_１及びトランジスタＴ_３は、点Ｐ_１で定電圧であるため、レジスターＲ_１により形成される電流源で作動する。点Ｐ_１における電圧のだいたいの安定性は、トランジスタＴ_３のベースを定電圧で作動させるためである（エミッタ電圧は、およそベースエミッタ接合の定電圧の分だけ前記電圧よりも高い）。負電位インパルスが発生した場合、トランジスタＴ₁を流れる電流が減少する。トランジスタＴ_１とＴ_３は、共通の電流源、抵抗Ｒ₁、によって作動するものであるため、トランジスタＴ_１に流れる電流が低下すると、トランジスタＴ_３に流れる電流が同じだけ（振幅）増加する。トランジスタＴ_３は、共通のベースの増幅器の一部となされてもよい。

図２における解決法において、同システムの能動負荷は、トランジスタＴ_４により形成される電流源を構成するものであり、増幅信号の発生の原理は、図４に示される。図４は、トランジスタＴ_４’及びトランジスタＴ_３’により形成される電流源の集電特性の交点の結果である点Ｐ_２の電位の移動を示すものであり、Ｖ_ＥＥは、トランジスタＴ_３’及びトランジスタＴ_４’のエミッタ間電圧である。本発明に係る解決法の場合、トランジスタＴ_４は、トランジスタＴ_３の負荷と、トランジスタＴ３が能動負荷を構成する増幅器ＯＢの一部を対称的に構成する。負のインパルスの場合、入力は、トランジスタＴ_１において電流の低下を引き起こすと同時に、トランジスタＴ_２において電流の増加を引き起こす。本発明に係る解決法における出力インパルスの発生の原理が、図５に示される。同システムにおける増幅電圧は、図２における周知の解決法に比べて（使用されたトランジスタのパラメータによっては）平均的に２倍高い。図５は、トランジスタＴ_３及びトランジスタＴ_４により形成れる電流源の集電特性の交点の結果である点Ｐ_２の電位の移動を示すものであり、Ｖ_ＥＥは、トランジスタＴ_３及びトランジスタＴ_４のエミッタ間電圧である。

前記電荷積分器の入力システムは、ＪＦＥＴ型トランジスタの２つのジャンクションによって構成される。接続された２つの逆並列ダイオードは、過剰に高い電圧インパルスの発生に対するセーフガードとみなされる。

本発明に係る解決法のもう一つの特性は、可変信号の電荷を計測するときに同システムにおけるノイズを最適化する可能性であり、交互の方向の電流が誘発する電荷を計測するのに特に重要である。

積分器システムのノイズは、主にフィードバックレジスタＲ_ｆの熱雑音、ＪＦＥＴ型トランジスタチャンネルからの熱雑音及び入力積分器に流れる電流と関連するショット雑音と関連する。これらの種類のノイズのデバイス分解能への影響を明確にするために、ノイズの原因及び検出器が発生させる信号をノイズが中断する頻度に関して幾つかの仮説を立てることができる。

そのため、システムノイズは、図６において、電荷積分器に接続されたそれぞれ電流Ｉ_ｐ及び電圧Ｖ_ｓ源として示すことができる。

同電流源のノイズ強度のバンド密度は、以下の式により表され、定数は、ホワイトノイズの大きさを示す。

同電流源は、結合レジスタンスＲ_ｆ及びゲート電流と検出器の電流のショットノイズと関連するノイズを示す。定数の値は、以下の式で表すことができ、eは、電子電荷を示す。

提示された単純化において、ノイズ源の電圧は、以下の式により定義されるバンド密度を有すると仮定され、定数ｂは、ホワイトノイズであり、定数Ａ_Ｆは、過剰雑音である。

フィールド・トランジスタの場合、以下の式により、定数ｂは、相互コンダクタンスｇ_ｍ（ＪＦＥＴ型トランジスタの特性の傾き）として表される。

ノイズの信号出力への貢献は、分析された周波数帯に依存する（同システムにおいて、周波数によって積分器システムを通るように機能させる、キャパシタンスＣ_ｆ、Ｃ_ｗｅｊ、Ｃ_ｄが存在する）。従って、適当な周波数を選択することにより雑音比に対して信号を最適化するよう試みることができる。この明細書において、同じ時定数τを有する積算及び差分システム(integrating and differentiating system)に基づいてウィーンフィルタが使用されている。

上記電流及び電圧源は、信号が積分器及びウィーンフィルタを通過した後、ＥＮＣ値（Equivalent Noise Charge＝等価雑音電荷）と比例し、Ｃ_ｔｏｔ＝Ｃ_ｆ＋Ｃ_ｗｅｊ＋Ｃ_ｄである以下の式で表される。

上記キャパシタンスの通常の値は、Ｃｆ〜１ｐＦ、Ｃｗｅｊ〜５−２０ｐＦ、Ｃｄ〜５０−２００ｐＦである。

同計測システムが、雑音比に対して最適な信号を有する場合、ＥＮＣ式のそれぞれの構成要素の大きさは縮小しなければならない。

第１構成要素の最適化は、残りの構成要素と関連し、大域的最適化を必要とする。最小化は、並列接続されたＪＦＥＴ型トランジスタの数によって可能となる。ｇ_ｍの傾きが類似し、キャパシタンス検出器Ｃ_Ｄは１．５Ｃ_ｗｅｊ（Ｃ_ｗｅｊ＞Ｃ_ｆとする場合）よりも大きいと仮定した場合、並列接続された少なくとも二対のＪＦＥＴ型トランジスタを備えたシステムがよりよい解決法である（η_opt＝（Ｃ_Ｄ＋Ｃ_ｆ）／Ｃ_ｗｅｊ）。

ＥＮＣの合計の第２の構成要素は、構造ノイズ(structural noise)に接続されている。続く構成要素は、電流キャリアの離散的性質につながるショットノイズを表すものである。これは、ＪＦＥＴ型トランジスタの検出器及びゲートを流れる電流を考慮に入れている。上記ノイズは、通常、一般的にゲート電流よりもずっと大きい電流検出器により支配されている。

ＥＮＣの合計の最後の重要な構成要素は、フィードバックレジスタンスＲ_ｆと接続され、反比例している。従来の解決法において、システム積分器の抵抗は適宜に大きいものであってはいけず、適当なシステムの動作点を確保するように選択される。周波数がとても高い場合、同レジスタンスは、キャパシタンスＣ_ｆと同じレベルを保つよう十分に小さい必要があるため、蓄積された電荷を分散させるためにキャパシタンスがティスチャージされる。通常の解決法において、キャパシタンスＣ_ｆは、いわゆるオプトエレクトリックカップリング(optoelectric coupling)あるいはいわゆるカップリングスルードレイン(coupling through drain)でティスチャージされるが、これは、蓄積された電荷の極性が１つの場合にだけ使用される。蓄積電荷がどのような極性である場合においても、１つの種類のＪＦＥＴ型トランジスタがシステム入力段ある場合、これらの解決法は不可能である。

本発明に係る解決法では、いわゆるカップリングスルードレイン(coupling through drain)と呼ばれる、キャパシタンスＣ_ｆをゲートソースジャンクションを通して分散させる適当な電流の流れを誘起させる、ＪＦＥＴトランジスタＴ_１及びＴ_２を操作する電圧極性(voltage polarity)を用いた。図７は、前記解決法の概略図を示す。これにより、誘起電荷の定義済み及び交互の極性の両方の場合において、Ｃ_ｆコンデンサーのディスチャージを確実にする。システム１２２によりカットオフ電圧を超えたことが計測された後、キャパシタンスＣｆにおいてＫ_１あるいはＫ_２の１つのキーが開放される。

上限Ｕｈレベルに達すると、キーＫ_２が開放され、Ｕ_１よりも低い電圧においてはキーＫ_１が開放される。キーＫ_１及びＫ_２の１つが開放された後、適当な電流源Ｉ_１及びＩ_２の電流がキャパシタンスＣ_ｆをディスチャージする。キャパシタンスＣ_ｆにおいて適当な電圧に達した後、上記キーは閉じられて、同システムは作業設定に戻る。電圧出力の評価及びキーＫ_１及びＫ_２を制御するシステムは、適当なシュミットトリガに基づくものである。

Claims (3)

1. 電荷測定システムであって、
   入力段およびフィードバックキャパシタンスを有する演算増幅器である電荷積分器に接続されたキャパシタンス検出器を備え、
   前記フィードバックキャパシタンスは、前記電荷積分器の出力と前記電荷積分器の入力との間に接続され、
   前記電荷積分器の前記入力段は、対称接続された一対のＪＦＥＴ型トランジスタを備え、
   前記一対のＪＦＥＴ型トランジスタの両方のゲートは、前記電荷積分器の入力に接続され、
   前記一対のＪＦＥＴ型トランジスタのうちの第１のトランジスタのソースは、並列接続の第１スイッチおよび第１電流源に直列に接続された並列接続の第１抵抗および第１キャパシタを介してグランドに接続され、
   前記一対のＪＦＥＴ型トランジスタのうちの第２のトランジスタのソースは、並列接続の第２スイッチおよび第２電流源に直列に接続された並列接続の第２抵抗および第２キャパシタを介してグランドに接続され、
   前記第１のトランジスタのドレインは、対称接続された一対のトランジスタのうちの第３のトランジスタのエミッタに接続され、
   前記第２のトランジスタのドレインは、前記対称接続された一対のトランジスタのうちの第４のトランジスタのエミッタに接続され、
   前記第３のトランジスタおよび前記第４のトランジスタのベースはそれぞれグランドに接続され、
   前記電荷測定システムは、前記電荷積分器の出力電圧が上限電圧限界を超えた後に前記第１スイッチおよび前記第２スイッチの一方を開放し、前記電荷積分器の前記出力電圧が下限電圧限界を下回った時に前記第１スイッチおよび前記第２スイッチの他方を開放することにより、前記電荷積分器の前記フィードバックキャパシタンスをディスチャージする評価システムをさらに備える、電荷測定システム。
2. 前記電荷積分器の前記入力段は、少なくとも２対の平行な対称接続されたＪＦＥＴタイプトランジスタを備えている、請求項１に記載の電荷測定システム。
3. 前記評価システムは、前記フィードバックキャパシタンスの電圧が基準電圧に達した後、前記第１スイッチ及び前記第２スイッチを閉じる、請求項１または請求項２に記載の電荷測定システム。

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