JPS60117639A - 電荷積分回路 - Google Patents
電荷積分回路Info
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- JPS60117639A JPS60117639A JP58224434A JP22443483A JPS60117639A JP S60117639 A JPS60117639 A JP S60117639A JP 58224434 A JP58224434 A JP 58224434A JP 22443483 A JP22443483 A JP 22443483A JP S60117639 A JPS60117639 A JP S60117639A
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- resistor
- mis structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、赤外線電荷注入デバイス（ｉｎｆｒａｒｅｄ
ｃｈａｒｇｅ １ｎｊｅｃｔｉｏｎｄｅｖｉｃｅ：
ＩＲｃＩＤ）の表面電位（ポテンシャル・ウェル）の深
さを計測する際に用いる電荷積分回路の改良に関する。
ｃｈａｒｇｅ １ｎｊｅｃｔｉｏｎｄｅｖｉｃｅ：
ＩＲｃＩＤ）の表面電位（ポテンシャル・ウェル）の深
さを計測する際に用いる電荷積分回路の改良に関する。
従来技術と問題点
第１図は従来のｌ ＲＣＩ Ｄ用電荷積分回路の要部回
路図である。
路図である。
図に於いて、１はＭｉｓ（ｍｅｔａｌ ｏｘｉｄｅ ｓ
ｅｍｉｃｏｎｄｕｃｔｏ、ｒ）構造を有するＩＲＣＩＤ
に於ける金属電極、２は同じくその絶縁膜、３はｎ型半
導体基板、４は金属電極ｌと半導体基板３との間に電圧
を印加した際に生成される反転された表面電位、５はＩ
ＲＣＩＤに印加する電圧を発生する電源、６は信号電荷
注入用ｌ・ランジスタの制御信号であるインジェクショ
ン・パルスφ１Ｎ、（以下、単にφＩＮＪ とする）の
印加端子、７は信号電荷注入用トランジスタ、８は信号
電荷を注入するためにトランジスタ７を介して金属電極
１に印加する電圧を発生する電源、９は電荷注入期間中
金属電極１に印加される電源８からの高電圧から演算増
幅器を電気的に分離して保護する為のトランジスタ、ｌ
Ｏはトランジスタ９の制御信号入力端子、１１ば演算増
幅器、１２は電荷積分回路の帰還容量、１３は帰還容！
ｆｉ１２をリセットする為のトランジスタ、１４はトラ
ンジスタ１３の制御信号入力端子、１５ば演算増幅器１
１の信号出力端子をそれぞれ示している。尚、本例では
、ｎ型半導体基板３に対して反転表面電位４が形成され
る印加電圧の方向（正負）及び信号電荷を半導体基板３
に注入する為に反転表面電位４が形成されないようにす
る為の注入電荷の方向（正負）は第１図に示されている
電源５及び８の電池記号で表される方向であるとする。
ｅｍｉｃｏｎｄｕｃｔｏ、ｒ）構造を有するＩＲＣＩＤ
に於ける金属電極、２は同じくその絶縁膜、３はｎ型半
導体基板、４は金属電極ｌと半導体基板３との間に電圧
を印加した際に生成される反転された表面電位、５はＩ
ＲＣＩＤに印加する電圧を発生する電源、６は信号電荷
注入用ｌ・ランジスタの制御信号であるインジェクショ
ン・パルスφ１Ｎ、（以下、単にφＩＮＪ とする）の
印加端子、７は信号電荷注入用トランジスタ、８は信号
電荷を注入するためにトランジスタ７を介して金属電極
１に印加する電圧を発生する電源、９は電荷注入期間中
金属電極１に印加される電源８からの高電圧から演算増
幅器を電気的に分離して保護する為のトランジスタ、ｌ
Ｏはトランジスタ９の制御信号入力端子、１１ば演算増
幅器、１２は電荷積分回路の帰還容量、１３は帰還容！
ｆｉ１２をリセットする為のトランジスタ、１４はトラ
ンジスタ１３の制御信号入力端子、１５ば演算増幅器１
１の信号出力端子をそれぞれ示している。尚、本例では
、ｎ型半導体基板３に対して反転表面電位４が形成され
る印加電圧の方向（正負）及び信号電荷を半導体基板３
に注入する為に反転表面電位４が形成されないようにす
る為の注入電荷の方向（正負）は第１図に示されている
電源５及び８の電池記号で表される方向であるとする。
即ら、電源５について半導体基板３側が正、電源８につ
いてトランジスタ７側、従って、金属電極１側が正であ
るとする。また、注入動作では、電源５に依って形成さ
れた反転表面電位４を打ち消さなければならないから、
更に高電圧の電源８が必要となるものである。
いてトランジスタ７側、従って、金属電極１側が正であ
るとする。また、注入動作では、電源５に依って形成さ
れた反転表面電位４を打ち消さなければならないから、
更に高電圧の電源８が必要となるものである。
第１図に示した回路の動作を第２図を参照しつつ説明す
る。
る。
第２図は第１図に示した回路の所要点に於のる信号波形
を表した図であり、図中の数字に依る記号は第１図に同
記号で指示した部分に於ける信号波形に対応するもので
ある。
を表した図であり、図中の数字に依る記号は第１図に同
記号で指示した部分に於ける信号波形に対応するもので
ある。
第２図に於いて記号６，１０．１４で指示しである信号
波形はパルスであり、このパルスがハイ・レベルにある
時、各トランジスタ７．９．１３が導通（オン）し、そ
して、ロウ・レベルにある時、非導通（オフ）となる。
波形はパルスであり、このパルスがハイ・レベルにある
時、各トランジスタ７．９．１３が導通（オン）し、そ
して、ロウ・レベルにある時、非導通（オフ）となる。
記号１５で指示しである信号波形は信号出力波形であり
、電位差Ｓとして信号が得られる。尚、この信号出力波
形に於いては、図で見て、ハイ・Ｌ’ ヘアＬ／ 側力
（）、ロウ・レベル側が（＋）であることに注意し５な
ければならない。
、電位差Ｓとして信号が得られる。尚、この信号出力波
形に於いては、図で見て、ハイ・Ｌ’ ヘアＬ／ 側力
（）、ロウ・レベル側が（＋）であることに注意し５な
ければならない。
さて、先ず、時刻ｔ１に於いて、トランジスタ７ばオン
、トランジスタ９はオフ、トランジスタ１３はオンであ
り、トランジスタ９に依りＩＲＣＩＤ側と演算増幅器１
１側とは電気的に分離される。
、トランジスタ９はオフ、トランジスタ１３はオンであ
り、トランジスタ９に依りＩＲＣＩＤ側と演算増幅器１
１側とは電気的に分離される。
トランジスタ７がオンとなることに依り、金属電極１に
電源８からな電圧が印加され、半淳体法板３に於ける反
転表面電位４が消滅するので信号電荷は半導体基板３内
に注入される。
電源８からな電圧が印加され、半淳体法板３に於ける反
転表面電位４が消滅するので信号電荷は半導体基板３内
に注入される。
また、トランジスタ１３がオンとなることに依り、帰還
容量１２に蓄積された電荷がトランジスタ１３を介して
放電し、演算増幅器１１の出力が基準電位にリセットさ
れる。
容量１２に蓄積された電荷がトランジスタ１３を介して
放電し、演算増幅器１１の出力が基準電位にリセットさ
れる。
時刻ｔ２に於いて、トランジスタ７．９．１３はそれぞ
れオフ、オン、オフとなり、ＭＩＳ構造の電荷注入動作
は終了し、電荷積分動作が開始される。
れオフ、オン、オフとなり、ＭＩＳ構造の電荷注入動作
は終了し、電荷積分動作が開始される。
ＭＩＳ構造への電荷の蓄積は図示されていない透明電極
を通して外部から入射する赤外線で励起発生した荷電粒
子に依るものである。
を通して外部から入射する赤外線で励起発生した荷電粒
子に依るものである。
ｎ型半導体基板３の場合、少数キャリヤとして正孔が反
転表面電位４のｆｉＪｆ域に蓄積される。
転表面電位４のｆｉＪｆ域に蓄積される。
従って、これに依り変位電流が流れ、演算増幅器１１の
負入力が仮想接地された状態で帰還容量１２が充電され
る。
負入力が仮想接地された状態で帰還容量１２が充電され
る。
時刻ｔ３に於いて、Ｍ Ｉ Ｓ ’ｔｉ＆造に電荷が蓄
積されるにつれて、この電荷に依り、反転表面電位４が
打ち消され、遂には、半導体基板３内と同じ電位になる
。この状態はフラット・ハンド状態と呼ばれていて、こ
の状態になると、これ以上に電荷が蓄積されることはな
い。
積されるにつれて、この電荷に依り、反転表面電位４が
打ち消され、遂には、半導体基板３内と同じ電位になる
。この状態はフラット・ハンド状態と呼ばれていて、こ
の状態になると、これ以上に電荷が蓄積されることはな
い。
第２図に記号１５で指示した信号出力波形は、この様子
を表している。
を表している。
時刻ｔ、に於いて、再び各トランジスタ７．９゜Ｉ３が
それぞれオン、オフ、オンとなり、Ｍｒｓ構造に蓄積さ
れた電荷は半導体基板３に注入され、また、帰還容量１
２に充電された電荷が放出される。
それぞれオン、オフ、オンとなり、Ｍｒｓ構造に蓄積さ
れた電荷は半導体基板３に注入され、また、帰還容量１
２に充電された電荷が放出される。
ＭＩＳ構造に於いて、電荷が空になった時の出力レベル
及び一杯に蓄積された時の出力レベルの差、即ち、電位
差Ｓが半導体基板３の表面に形成される最大の表面電位
を示している。
及び一杯に蓄積された時の出力レベルの差、即ち、電位
差Ｓが半導体基板３の表面に形成される最大の表面電位
を示している。
前記説明から判るように、Ｍｉｓ構造に蓄積される電荷
は、実際には、反転表面電位４の空乏層の容量に蓄積さ
れるのである。尚、空乏層の容量に直列になっている絶
縁膜２に拮づ（容量や寄生容量に関しては、本発明にと
って重要ではないので説明を省略する。
は、実際には、反転表面電位４の空乏層の容量に蓄積さ
れるのである。尚、空乏層の容量に直列になっている絶
縁膜２に拮づ（容量や寄生容量に関しては、本発明にと
って重要ではないので説明を省略する。
ところで、図示の回路に於いて、ｔｆｓ構造に於ける金
属電極１は実際には多結晶シリコン或いはアルミニウム
（Ａ＃）等を＋Ａ ｉ’−１とするものであり、長い配
線パターン及び電極バンドを有するものが普通である。
属電極１は実際には多結晶シリコン或いはアルミニウム
（Ａ＃）等を＋Ａ ｉ’−１とするものであり、長い配
線パターン及び電極バンドを有するものが普通である。
従って、それ等に断線、短絡等の事故が発生ずることは
、しばしば経験されるところである。
、しばしば経験されるところである。
このような事故のうら、金属電極ｌ及びそれに関連する
配線と半導体ｗ板３との間の短絡は、電源５からの高電
圧がトランジスタ９を介し°Ｃ演算増幅器１１におよぶ
ので、その高電圧の為、演算増幅器１１が破壊される場
合があり、そして、その破壊の結果、過大な電流が流れ
、その電流に起因するジュール熱の為にＭＩＳ構造の電
極・配線が連続融着する旨の問題があった。
配線と半導体ｗ板３との間の短絡は、電源５からの高電
圧がトランジスタ９を介し°Ｃ演算増幅器１１におよぶ
ので、その高電圧の為、演算増幅器１１が破壊される場
合があり、そして、その破壊の結果、過大な電流が流れ
、その電流に起因するジュール熱の為にＭＩＳ構造の電
極・配線が連続融着する旨の問題があった。
また、この際の過大電流は、ＭＩｓ構造−トランジスタ
９−演算増幅器１１へと流れるほか、トランジスタ７−
Ｍｌ５４７４造・＼と流れる可能性があり、その結果、
最悪の場合にはトランジスタ７゜９．１３が全て破壊さ
れてしまう虞がある。
９−演算増幅器１１へと流れるほか、トランジスタ７−
Ｍｌ５４７４造・＼と流れる可能性があり、その結果、
最悪の場合にはトランジスタ７゜９．１３が全て破壊さ
れてしまう虞がある。
発明の目的
本発明は、前記の如き回路に於いて、極めて簡単な保護
措置を採ることに依り、Ｍｉｓ構造に電極短絡が生じた
際、ＭＩＳ構造の電極・配線の連続融着或いは演算増幅
器やトランジスタの静電破壊等を防止することができる
ようにする。
措置を採ることに依り、Ｍｉｓ構造に電極短絡が生じた
際、ＭＩＳ構造の電極・配線の連続融着或いは演算増幅
器やトランジスタの静電破壊等を防止することができる
ようにする。
発明の構成
本発明の電荷積分回路では、金属電極−絶縁ｌ模−半導
体基板からなるＭＩＳ構造が抵抗及びトランジスタを介
して入力側に接続される演算増幅器と、該演算増幅器に
併設された帰還容量及び該帰還容量をリセットするトラ
ンジスタと、前記金属電極と前記抵抗との接続点に抵抗
を介して接続され光励起で前記Ｍｉｓ構造に蓄積された
電荷を前記半導体基板に注入する為のトランジスタと、
前記ＭＩＳ構造と前記演算増幅器との間に介在する前記
抵抗及びトランジスタの接続点に接続されたダイオード
及び電源を含む電圧クリップ回路とを備えてなる構成を
採っているので、前記ＭＩＳ構造に短絡事故が発生して
も、演算増幅器やトランジスタが破壊されることはなく
、従っ′ζ、過大な電流は流れないから、前記Ｍｉｓ構
造の電極・配線に連続融着が生ずることもない。
体基板からなるＭＩＳ構造が抵抗及びトランジスタを介
して入力側に接続される演算増幅器と、該演算増幅器に
併設された帰還容量及び該帰還容量をリセットするトラ
ンジスタと、前記金属電極と前記抵抗との接続点に抵抗
を介して接続され光励起で前記Ｍｉｓ構造に蓄積された
電荷を前記半導体基板に注入する為のトランジスタと、
前記ＭＩＳ構造と前記演算増幅器との間に介在する前記
抵抗及びトランジスタの接続点に接続されたダイオード
及び電源を含む電圧クリップ回路とを備えてなる構成を
採っているので、前記ＭＩＳ構造に短絡事故が発生して
も、演算増幅器やトランジスタが破壊されることはなく
、従っ′ζ、過大な電流は流れないから、前記Ｍｉｓ構
造の電極・配線に連続融着が生ずることもない。
発明の実施例
第３図は本発明一実施例の要部回路図であり、第１図に
関して説明した部分と同部分は同記号で指示しである。
関して説明した部分と同部分は同記号で指示しである。
図に於いて、１６ば抵抗、１７はダイオ−１′、１８は
電源、１９は抵抗、２０は短絡点をそれぞれ示している
。尚、以下の説明では、抵抗１６及び１９の値をｒ１６
及びｒ１９、また、直流電源５゜８．１８の電圧をそれ
ぞれＥ、、Ｅ、、Ｅ、、とする。
電源、１９は抵抗、２０は短絡点をそれぞれ示している
。尚、以下の説明では、抵抗１６及び１９の値をｒ１６
及びｒ１９、また、直流電源５゜８．１８の電圧をそれ
ぞれＥ、、Ｅ、、Ｅ、、とする。
本実施例では、抵抗１６、ダイオード１７、電源１８に
依って電圧クリップ回路が構成されている。
依って電圧クリップ回路が構成されている。
さて、第２図に示されている期間Ｔ２に於いては、トラ
ンジスタ７がオフ、トランジスタ９がオンであるから、
ＭＩＳ構造に於ける金属電極１と半導体基板３とが例え
ば第３図の短絡点２０で短絡しているとすれば、流れる
過大電流は電源５−半導体基板３−短絡点２〇−金属電
極１−抵抗１６−ダイオード７−電源１８の径路で流れ
、従って、抵抗１６に依って電流制限を受げる。即ら、
Ｅｓ Ｅ＋ａ ｒ＋ａ を越える電流は流れない。
ンジスタ７がオフ、トランジスタ９がオンであるから、
ＭＩＳ構造に於ける金属電極１と半導体基板３とが例え
ば第３図の短絡点２０で短絡しているとすれば、流れる
過大電流は電源５−半導体基板３−短絡点２〇−金属電
極１−抵抗１６−ダイオード７−電源１８の径路で流れ
、従って、抵抗１６に依って電流制限を受げる。即ら、
Ｅｓ Ｅ＋ａ ｒ＋ａ を越える電流は流れない。
また、第２図に示されている期間Ｔ１に於いては、Ｉ・
ランジスタフはオン、トランジスタ９がオフとなるが、
この場合にも抵抗１９の存在で直流電源８からの電流は
制限を受ける。即ち、ｒ＋ｑ ｒ＋ｂ ｒＩｂ／ｒ＋ｑ 以上の電流は流れない。尚、ここで、ｒ１６／ｒ１９ば
抵抗１６及び１９の並列接続時に於ける抵抗値を示すも
のである。
ランジスタフはオン、トランジスタ９がオフとなるが、
この場合にも抵抗１９の存在で直流電源８からの電流は
制限を受ける。即ち、ｒ＋ｑ ｒ＋ｂ ｒＩｂ／ｒ＋ｑ 以上の電流は流れない。尚、ここで、ｒ１６／ｒ１９ば
抵抗１６及び１９の並列接続時に於ける抵抗値を示すも
のである。
これ等のことから、ＭＩＳ構造に於ける金属電極１には
過大電流が流れないので、ジュール熱発生に依る連続融
着は起きない。
過大電流が流れないので、ジュール熱発生に依る連続融
着は起きない。
更に、抵抗１６、ダイオード１７、直流電源１８からな
る電圧クリップ回路の存在に依り、１−ランジスタ９に
は電圧ＥｌＢ以上の電圧が印加されることはないので、
回路構成部品が破壊されることはない。尚、電圧Ｅｅ、
ば、通常、演算増幅器１１に於ける入力レンジの最大値
に設定すると良い。
る電圧クリップ回路の存在に依り、１−ランジスタ９に
は電圧ＥｌＢ以上の電圧が印加されることはないので、
回路構成部品が破壊されることはない。尚、電圧Ｅｅ、
ば、通常、演算増幅器１１に於ける入力レンジの最大値
に設定すると良い。
この場合に於レノるトランジスタ９及び１３の耐圧は、
通常、演算増幅器１１の入力レンジよりは大きい。トラ
ンジスタ７に関し°ζは、最も高い電圧Ｅ８に耐えるも
のを必要とするが、最大印加電圧５０（Ｖ）程度を考え
れば、その程度のものを得ることは容易である。
通常、演算増幅器１１の入力レンジよりは大きい。トラ
ンジスタ７に関し°ζは、最も高い電圧Ｅ８に耐えるも
のを必要とするが、最大印加電圧５０（Ｖ）程度を考え
れば、その程度のものを得ることは容易である。
前記実施例では、トランジスタ？、９．１３として通常
のバイポーラ・ｌ・ランジスタを用いた場合について説
明したが、これは、電界効果トランジスタ（ＦＥＴ）を
用いても良いことは云うまでもない。むしろ、電荷積分
回路の場合、ベース電流を必要としないＦＥＴ０方が望
ましい動作を期待することができる。また、前記実施例
では、ｎ型半導体基板を用いたものについて説明したが
、第３図に於いて、直流電源ＪＩ Ｌ １８の正負の向
きを逆にし、ダイオード１７のｐ ｎ接合の向きも逆に
すれば、ｐ型半導体基板を用いて回路を構成することが
可能である。
のバイポーラ・ｌ・ランジスタを用いた場合について説
明したが、これは、電界効果トランジスタ（ＦＥＴ）を
用いても良いことは云うまでもない。むしろ、電荷積分
回路の場合、ベース電流を必要としないＦＥＴ０方が望
ましい動作を期待することができる。また、前記実施例
では、ｎ型半導体基板を用いたものについて説明したが
、第３図に於いて、直流電源ＪＩ Ｌ １８の正負の向
きを逆にし、ダイオード１７のｐ ｎ接合の向きも逆に
すれば、ｐ型半導体基板を用いて回路を構成することが
可能である。
発明の効果
本発明の電荷積分回路に於いては、金属電極−絶縁■タ
ー半Ｗ体基板からなるＭＩＳ構造が抵抗及びトランジス
タを介して入力側に接続される演算増幅器と、該演算増
幅器に併設された帰還容量及び該帰還容量をリセットす
るトランジスタと、前記金属電極と前記抵抗との接続点
に抵抗を介して接続され光励起で前記ＭＩＳ構造に蓄積
された電荷を前記半導体基板に注入する為のトランジス
タと、前記ｉＩｓ構造と前記演算増幅器との間に介在す
る前記抵抗及びトランジスタの接続点に接続されたダイ
オード及び電源を含む電圧クリップ回路とを備えてなる
構成になっているので、板金、前記ＭＩ’Ｓ構造に短絡
が発生した場合であっても、それに起因する高い電圧は
電圧クリップ回路に依り抑制されるので演算増幅器が破
壊されることはなく、従って、過大な電流が流れること
もないから、各トランジスタの破壊、或いは、ＭＩＳ構
造に於ける電極・配線の連続融着も発生しない。４
ー半Ｗ体基板からなるＭＩＳ構造が抵抗及びトランジス
タを介して入力側に接続される演算増幅器と、該演算増
幅器に併設された帰還容量及び該帰還容量をリセットす
るトランジスタと、前記金属電極と前記抵抗との接続点
に抵抗を介して接続され光励起で前記ＭＩＳ構造に蓄積
された電荷を前記半導体基板に注入する為のトランジス
タと、前記ｉＩｓ構造と前記演算増幅器との間に介在す
る前記抵抗及びトランジスタの接続点に接続されたダイ
オード及び電源を含む電圧クリップ回路とを備えてなる
構成になっているので、板金、前記ＭＩ’Ｓ構造に短絡
が発生した場合であっても、それに起因する高い電圧は
電圧クリップ回路に依り抑制されるので演算増幅器が破
壊されることはなく、従って、過大な電流が流れること
もないから、各トランジスタの破壊、或いは、ＭＩＳ構
造に於ける電極・配線の連続融着も発生しない。４
第１図は従来の電荷積分回路の要部回路図、第２図は電
荷積分回路の動作を説明する為の信号波形図、第３図は
本発明一実施例の要部回路図である。 図に於いて、１はＭＩＳ構造を有するＩ ＲＣＩＤに於
ける金属電極、２は同じくその絶縁膜、３はｎ型半導体
基板、４ば金属電極１と半導体Ｗ板３との間に電圧を印
加した場合に生成される反転された表面電位（電位ウェ
ル）、５はＩ ＲＣＩ Ｄに印加する電圧を発生する電
源、６ば信号電荷注入用トランジスタの制御信号である
インジェクション・パルスφＩＮＪの印加端子、７は信
号電荷注入用トランジスタ、８は金属電極１に印加する
電圧を発生する電源、９は１「源８からの高電圧から演
算増幅器を電気的に分離しておく為のトランジスタ、１
０はトランジスタ９の制御信号入力端子、１１は演算増
幅器、１２は帰還容量、１３ば帰還容量をリセットする
為のトランジスタ、１４はトランジスタ１３の制御入力
端子、１５は演算増幅器１１の信号出力端子、１６ば抵
抗、１７はダイオード、１８ば電源、１９は抵抗、２０
は短絡点である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 ０ ｔｌｔ２ ｂ ｔ４ 第３図
荷積分回路の動作を説明する為の信号波形図、第３図は
本発明一実施例の要部回路図である。 図に於いて、１はＭＩＳ構造を有するＩ ＲＣＩＤに於
ける金属電極、２は同じくその絶縁膜、３はｎ型半導体
基板、４ば金属電極１と半導体Ｗ板３との間に電圧を印
加した場合に生成される反転された表面電位（電位ウェ
ル）、５はＩ ＲＣＩ Ｄに印加する電圧を発生する電
源、６ば信号電荷注入用トランジスタの制御信号である
インジェクション・パルスφＩＮＪの印加端子、７は信
号電荷注入用トランジスタ、８は金属電極１に印加する
電圧を発生する電源、９は１「源８からの高電圧から演
算増幅器を電気的に分離しておく為のトランジスタ、１
０はトランジスタ９の制御信号入力端子、１１は演算増
幅器、１２は帰還容量、１３ば帰還容量をリセットする
為のトランジスタ、１４はトランジスタ１３の制御入力
端子、１５は演算増幅器１１の信号出力端子、１６ば抵
抗、１７はダイオード、１８ば電源、１９は抵抗、２０
は短絡点である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 ０ ｔｌｔ２ ｂ ｔ４ 第３図
Claims (1)
- 金属電極−絶縁膜一半薄体基板からなるＭＩＳ構造が抵
抗及びトランジスタを介して入力側に接続される演算増
幅器と、該演算増幅器に併設された帰還容量及び該帰還
容量をリセットするトランジスタと、前記金属電極と前
記抵抗との接続点に抵抗を介して接続され光励起で前記
Ｍｉｓ構造に蓄積された電荷を前記半導体基板に注入す
る為のトランジスタと、前記Ｍｉｓ構造と前記演算増幅
器との間に介在する前記抵抗及びトランジスタの接続点
に接続されたダイオード及び電源を含む電圧クリップ回
路とを備えてなることを特徴とする電荷積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224434A JPS60117639A (ja) | 1983-11-30 | 1983-11-30 | 電荷積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224434A JPS60117639A (ja) | 1983-11-30 | 1983-11-30 | 電荷積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117639A true JPS60117639A (ja) | 1985-06-25 |
Family
ID=16813710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224434A Pending JPS60117639A (ja) | 1983-11-30 | 1983-11-30 | 電荷積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
| KR20160098025A (ko) * | 2013-12-14 | 2016-08-18 | 유니버시테트 야기엘론스키 | 느리게 변화하는 전하를 축적하고 측정하기 위한 시스템 및 방법 |
-
1983
- 1983-11-30 JP JP58224434A patent/JPS60117639A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
| KR20160098025A (ko) * | 2013-12-14 | 2016-08-18 | 유니버시테트 야기엘론스키 | 느리게 변화하는 전하를 축적하고 측정하기 위한 시스템 및 방법 |
| JP2017504810A (ja) * | 2013-12-14 | 2017-02-09 | ユニバーシテット ヤギエロンスキＵｎｉｗｅｒｓｙｔｅｔ Ｊａｇｉｅｌｌｏｎｓｋｉ | 低速で変化する電荷を蓄積および測定するためのシステムおよび方法 |
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