KR101606964B1

KR101606964B1 - 전기 전하를 측정하기 위한 시스템

Info

Publication number: KR101606964B1
Application number: KR1020137022192A
Authority: KR
Inventors: 즈비그뉴 소신; 마치에이 소신; 마렉 아담즈키
Original assignee: 유니버시테트 야기엘론스키
Priority date: 2011-02-22
Filing date: 2012-02-22
Publication date: 2016-04-11
Also published as: US9103860B2; EP2678697A1; PL393985A1; CN103518140B; JP5808026B2; EP2678697B1; JP2014506094A; CN103518140A; WO2012114291A1; KR20140004735A; PL220994B1; US20140049269A1

Abstract

커패시턴스 피드백(130)을 갖는 연산 증폭기인 전하 적분기(charge integrator)(120)에 연결되는 커패시턴스 검출기(110)를 포함하는 전기 전하를 측정하기 위한 시스템이 개시되며, 상기 전하 적분기(120)의 입력 스테이지(121)는 전하 적분기(120)의 입력에 연결되는 게이트들을 갖는 한 쌍의 대칭적으로 연결된 JFET-타입 트랜지스터들(T₁; T₂)을 포함한다.

Description

전기 전하를 측정하기 위한 시스템{A SYSTEM FOR MEASURING ELECTRICAL CHARGE}

본 발명은 전기 전하(electrical charge)를 측정하기 위한 시스템들에 관한 것이다.

전하를 측정하기 위한 정밀한 시스템들은 매체의 평가가 예를 들어, 이온화 입자 검출기들(ionising particle detectors)에서 이온화의 측정 동안 생성된 전기 전하의 움직임을 측정하는 것에 기초할 때의 상황들에서 이용될 수 있다. 이들 입자들은 하전 원소 입자들(charged elemental particles), 원자 핵 또는 X 또는 감마 광자일 수 있다. 이 타입들의 시스템들은 다른 물리적 셋업들에서도 또한 이용될 수 있다.

전하 적분기(charge integrator)를 이용하여 전기 전하를 측정하기 위한 시스템들이 알려져 있다. 이러한 타입의 통상적인 구조가 도 1에서 도시된다. 시스템은 커패시턴스 피드백(130)을 갖는 연산 증폭기인 전하 적분기(120)에 연결되는 커패시턴스 검출기(110)를 포함한다. 이러한 시스템들은 K.Korbel에 의한 발행물 "Elektronika Front End" ("Front end electronics")(Uczelniane Wydawnictwa Naukowo- Dydaktyczne, Krakow 2000)에서 설명된다.

이러한 타입의 시스템에서 전기 전하(q)의 측정은 검출기 시스템에서 누적된 전하를 피드백의 기준 커패시턴스(C_f)로 전환하고 이 커패시턴스의 전하를 판독하는 것에 기초하며, 이는 다음의 수학식에 의해 기술된다.

검출기(110)(C_d)의 커패시턴스는 전하 적분기(120)의 입력에 연결되며 이는 입력 임피던스에 의해 표현된다. 이 임피던스는 용량 특성(capacitive character)을 가지며 주로 시스템의 동적 커패시턴스(

)를 포함하며 거기에 병렬로 연결되는 입력 지오메트리 커패시턴스(input geometric capacitance)(C_wej)에 의해 미묘하게 수정된다. 검출기 커패시턴스(C_d) 및 입력 커패시턴스(C_wej)의 이러한 병렬 연결은 그 섹션에서 검출기에 누적된 전하(q)(αq)가 커패시턴스(C_f)로 전환된다는 결과를 발생시킨다. 계수(α)는 다음과 같다:

통상적인 커패시턴스 값들(C_f, C_wej, C_d)( 1 내지 수백 pF의 범위)에 대해 증폭 K x 증폭기 시스템(피드백 없음)이 매우 크기 때문에(보통 K = 10³ ... 10⁹), 계수는 α는 1(unity)에 근접하다. 이러한 이유로, 검출기에 의해 수집되는 거의 전체 전하가 커패시턴스 피드백에 전달된다. 검출기에 의해 수집된 전하(q)의 크기는 검출기의 크기, 그의 타입(이용된 물질, 즉 기체 또는 고체-반도체)는 물론 생성된 전하를 누적하는 전기장의 값에 의존한다. 이러한 전하를 최적으로 누적하기 위해, 비교적 높은 전압이 검출 시스템에 전력공급하는데 이용된다. 이는 증폭기 입력 시스템에 대한 상당히 높은 위험을 야기한다.

증폭기의 입력 스테이지가 JFET 트랜지스터를 이용하는 적분기 구조들이 알려져 있다. 이러한 구조의 예가 도 2에서 도시된다. 이 해결책의 주요 이점은 JFET T₁'트랜지스터들에 대한 검출기 신호 대 시스템 열 노이즈의 최적의 비율에서 유래한다는 것이다. 이러한 타입의 증폭기에서, 낮은 정도의 노이즈 확산을 획득하는 것이 가능하다. JFET T₁'트랜지스터들에서의 게이트-소스 접합은 역 바이어싱되고, 이에 따라 10⁸-10⁹ 옴 범위의 높은 저항에 의해 특징화된다. 접합 전압은 컷-오프 전압(cut-off voltage)을 정의하는 음의 값으로부터 트랜지스터 전류가 포화 전류에 도달하는 중립값까지의 범위에서 변할 수 있다. 입력 전압이 이 범위 밖에 있는 경우(ca. -5V 내지 0V), 이는 특히 더 큰 전압들이 역 바이어스 범위쪽으로 분극화(polarizing)하는 경우 입력 시스템에 대한 위협을 구성할 수 있다. 통상적인 JFET들에 대해, 컷-오프 전압 위로 단지 수 볼트만의 초과가 그들의 파괴를 야기할 수 있다. 전하들을 측정하기 위한 시스템에서, 이 상황은 검출기(센서 전극)의 전압의 너무 빠른 단절, 검출기(센서 전극)에 대한 단락(short-circuit), 또는 센서 전극 상의 다른 전기장 임펄스의 출현에 의해 야기될 수 있다.

손상은 빠른 전압 변화에 대해 보호되는 고전압 레귤레이션 시스템의 구성에 의해 방지될 수 있다. 그러나 이들 시스템들은 검출기에 대한 단락에 대해서는 증폭기를 보호하지 않는다. 이러한 단락은 애발란시 효과(avalanche effect)를 이용하는 기체 카운터들 및 다이오드들과 같은 검출기들을 중복하는 경우에 특히 가능하다. 이들 검출기들은 항복 전압(breakdown voltage)에 근접한 전압에서 동작하고, 이에 따라 예를 들어, 기압의 작은 변화로 인한 작은 변동에서도, 입력 증폭기 스테이지를 파괴하는 전하가 발생할 수 있다.

보호 시스템들은 예를 들어, 도 1에서 도시된 반도체 다이오드(140)의 형태로 이용될 수 있다. 이러한 다이오드는 임계 전압을 초과하면, 입력에 연결된 작은 저항에 누적되는 그의 추가의 증가를 숏컷(shortcut)한다. 이들 해결책들은 비교적 안전하지만, 그들의 수동적인 본질로 인해, 이들은 부가적인 노이즈를 야기한다. 이는 특히, 예를 들어, 그들의 특성 X-레이 방사선의 식별을 통한 엘리먼트들의 검출과 같이 저 노이즈 레벨을 요구하는 민감성 애플리케이션들에서 바람직하지 않다.

본 발명의 목적은 증폭기의 노이즈 특성들을 저하시키지 않는 허용 범위를 초과하는 입력 전압 레벨에 대해 입력 증폭기 스테이지에 대한 능동 보호를 설계하는 것이다.

본 발명의 목적은 전기 전하(electrical charge)를 측정하기 위한 시스템이며, 이 시스템은 커패시턴스 피드백을 갖는 연산 증폭기 형태의 전하 적분기(charge integrator)에 연결되는 커패시턴스 검출기를 포함하고 상기 전하 적분기의 입력 스테이지는 전하 적분기의 입력에 연결되는 게이트들을 갖는 한 쌍의 대칭적으로 연결된 JFET-타입 트랜지스터들을 포함한다.

전하 적분기의 입력 스테이지는 대칭적으로 연결된 JFET 트랜지스터들의 적어도 2개의 병렬 쌍들을 포함할 수 있다.

전하 적분기의 입력 스테이지는 대칭적으로 연결된 공통 베이스 증폭기들에 연결될 수 있다.

전하 적분기의 입력 스테이지에서, 전류 소스와 병렬로 있는 키(key)는 대칭적으로 연결된 트랜지스터들의 각각의 소스에 연결될 수 있고, 시스템은 또한 전하 적분기의 출력 전압을 평가하기 위한 시스템을 포함할 수 있고, 상기 시스템은 출력 전압이 상한 전압을 초과할 때 키들 중 하나를 개방하고, 출력 전압이 하한 전압 아래로 떨어질 때 다른 키를 개방하도록 구성된다.

본 발명의 목적은 도면들에서의 예시적인 실시예들에서 예시된다.

도 1은 전기 전하를 측정하기 위한 시스템의 일반적인 구조를 표현하는 도면.
도 2는 종래 기술의 전하 적분기의 개략도.
도 3은 본 발명에 따른 전하 적분기의 개략도.
도 4는 도 2의 전하 적분기의 동작 지점의 전위의 변화를 표현하는 도면이며, 여기서 V_EE는 트랜지스터들(T₃' 및 T₄')의 이미터들 간의 전압을 표현한다.
도 5는 도 3의 전하 적분기의 동작 지점의 전위의 변화를 표현하며, 여기서 V_EE는 트랜지스터들(T₃' 및 T₄')의 이미터들 간의 전압을 표현한다.
도 6은 시스템의 노이즈를 나타내기 위한 보조적인 개략도.
도 7은 커패시턴스 피드백을 소산시키기 위한 시스템을 갖는 본 발명에 따른 전하 적분기의 개략도.

본 발명에 따른 전기 전하를 측정하기 위한 시스템의 엘리먼트를 구성하는 전하 적분기의 구조는 도 3에서 도시된다. 전하 적분기의 입력 스테이지(121)는 대칭적으로 연결된 한 쌍의 JFET 트랜지스터(T₁, T₂)(그의 게이트들은 전하 적분기(120)의 입력에 연결됨)를 포함한다. 이용되는 트랜지스터들의 타입으로 인해 대칭적인 입력 시스템의 구조는 시스템의 동작 지점을 정의하는 전력공급 전압의 그리고 시스템의 대칭적 동작을 강제한다. 도 2에서 도시된 통상적인 해결책에서와 같이, 트랜지스터(T₃)와 함께 트랜지스터(T₁)는 지점(P₁)에서의 정전압(constant voltage)으로 인해 저항(R₁)에 의해 형성되는 전류 소스에 의해 전력공급된다. 지점(P₁)에서 전압의 대략적인 안정성은 정전압들에 의해 트랜지스터(T₃)의 베이스의 전력공급의 결과이다(이미터 전압은 대략적으로 베이스-이미터 접합의 정전압만큼 이 전압보다 높음). 음의 전위 임펄스가 발생하면, 트랜지스터(T₁)를 통해 흐르는 전류가 감소된다. 트랜지스터들(T₁ 및 T₃)이 공통 전류 소스에 의해 전력공급되기 때문에, 트랜지스터(T₁)를 통해 흐르는 전류의 강하(drop)는 트랜지스터(T₃)를 통해 흐르는 전류의 동일한(진폭면에서) 증가를 야기한다. 트랜지스터(T₃)는 공통 베이스 증폭기의 부분으로서 취급될 수 있다. 도 2에서 도시된 해결책에서, 이 시스템의 활성 로드는 트랜지스터(T₄')에 의해 형성된 전류 소스를 구성하고, 증폭된 신호의 생성을 토대로 하는 원리는 도 4에서 도시된다. 도 4는 트랜지스터(T₄') 및 트랜지스터(T₃')에 의해 형성되는 전류 소스의 컬렉터 특성들 간의 교차(intersection)의 결과로서 지점(P₂')의 전위의 시프트를 표현하며, 여기서 V_EE는 트랜지스터(T₃' 및 T₄')의 이미터들 간의 전압이다. 본 발명에 따른 해결책의 경우에, 트랜지스터(T₄)는 트랜지스터(T₃)에 대한 로드를 구성하는 것은 물론 그것은 스스로 트랜지스터(T₃)가 활성 로드를 구성하는 증폭기(OB)의 부분을 대칭적으로 구성한다. 음의 임펄스의 경우에, 입력은 트랜지스터(T₁)의 전류 감소 및 트랜지스터(T₂)의 전류의 동시성 증가를 야기한다. 본 발명에 따른 해결책에서 출력 임펄스의 생성의 원리는 도 5에서 도시된다. 시스템의 증폭 전압은 도 2의 알려진 해결책에서와 같이 (이용된 트랜지스터들의 파라미터들에 의존하여) 여기서 평균 2배만큼 더 높다. 도 5는 트랜지스터들(T₃ 및 T₄)의 컬렉터 특성들의 교차의 결과로서 지점(P₂)의 전위의 변화를 표현하며, 여기서 V_EE는 트랜지스터들(T₃ 및 T₄)의 이미터들 간의 전압이다.

전하 적분기의 입력 시스템은 이에 따라 JFET-타입 트랜지스터들의 2개의 접합들에 의해 형성된다. 역평행하게(antiparallel) 연결되는 2개의 다이오드들은 과도하게 높은 전압 임펄스의 발생에 대한 보호조치(safeguard)를 구성한다는 것이 가정될 수 있다.

본 발명에 따른 해결책의 다른 중요한 특성은 가변 부호들의 전하들을 측정할 때 시스템에서 노이즈를 최적화하는 가능성이며, 이는 특히 교호하는 방향의 전류들에 의해 유도되는 전하들을 측정하기 위해 중요하다.

적분기 시스템 노이즈는 주로 피드백 저항(R_f)으로부터의 열적 노이즈, JFET 트랜지스터 채널로부터 열적 노이즈, 및 입력 적분기 내로 흐르는 전류와 연관되는 샷(shot) 노이즈와 연관된다. 디바이스 해상도(device resolution)에 미치는 이들 타입들의 노이즈의 영향을 명확하게 기술하기 위해, 노이즈가 검출기에 의해 생성된 신호를 혼란시키는 주파수 및 노이즈의 소스에 관해 몇 개의 가정들이 행해지는 것이 가능하다.

따라서 시스템 노이즈는 도 6에서 도시된 바와 같이 전하 적분기에 연결된 각각의 전류(I_p) 및 전압(V_s) 소스들로서 표현될 수 있다고 가정될 수 있다.

전류 소스에 대한 노이즈 세기의 대역 밀도는 다음의 공식에 의해 정의된다고 가정될 수 있다:

여기서 상수는 화이트 노이즈(white noise)의 크기를 기술한다. 이러한 전류 소스들은 검출기 전류 및 게이트 전류의 샷 노이즈 및 커플링 저항(R_f)과 연관되는 노이즈를 표현한다. 상수의 값은 다음과 같이 정의될 수 있다:

여기서 e는 전자 전하를 나타낸다.

제시된 간소화에서, 노이즈 소스의 전압은 다음의 공식에 의해 정의되는 대역 밀도를 갖는다는 것이 가정된다:

여기서 상수 b는 화이트 노이즈를 정의하고 상수 A_F는 과도한 노이즈를 특성화한다. 필드 트랜지스터에 대해, 상수 b는 다음의 공식에 의해 상호 컨덕턴스(gm)(JFET 트랜지스터 특성들의 경사(slope))로서 표현된다:

신호 출력에 대한 노이즈의 기여는 분석된 주파수 대역들에 의존하기 때문에(주파수에 의존한 적분기 시스템을 통한 전달(passage)의 함수를 형성하는 커패시턴스(C_f, C_wej, C_d)가 존재하는 시스템에서), 적절한 주파수의 선택을 통해 신호 대 노이즈 비율을 최적화하기 위한 시도가 행해질 수 있다. 본 설명에서, 동일한 시상수(τ)를 이용한 적분 및 구별 시스템에 기초하여 빈(Wien) 필터가 이용된다.

상술한 전류 및 전압 소스로써, 신호가 적분기 및 빈 필터를 통과한 후에, 이는 ENC(Equivalent Noise Charge) 값(등가의 노이즈 전하)에 비례하고 다음의 공식에 의해 표현된다:

여기서,

이 커패시턴스의 통상적인 값들은 Cf ~ 1 pF, Cwej - 5 - 20 pF, Cd ~ 50 - 200 pF이다.

측정 시스템이 최적의 신호 대 노이즈 비율을 보유하기 위한 것인 경우, ENC의 공식의 각 성분의 크기가 감소되어야 한다.

제 1 성분의 최적화는 나머지 성분들과 연관되고 글로벌 최적화를 필요로 한다. 그의 최소화는 다수의 병렬 연결된 JFET-타입 트랜지스터들로 인해 가능하다. gm 경사들이 유사하고 커패시턴스 검출기(C_D)가 1.5 C_wej보다 크다고 가정하면(C_wej >> C_f라고 가정함), 더 나은 해결책은 병렬로 연결된 적어도 2개의 쌍들의 JFET 트랜지스터들을 갖는 시스템일 수 있다(

).

ENC 합의 제 2 성분은 구조적 노이즈와 연결된다. 후속 성분은 전류 캐리어들의 이산 특성에 연결되는 샷 노이즈를 나타낸다. 이는 JFET 트랜지스터들의 게이트들 및 검출기를 통해 흐르는 전류를 고려한다. 이 노이즈는 보통 게이트 전류보다 훨씬 더 큰 전류 검출기에 의해 압도된다.

ENC 합의 마지막 중요한 성분은 피드백 저항(R_f)과 연결되고 이에 역으로 비례한다. 전통적인 해결책에서, 시스템 적분기 저항은 임의적으로 크게 될 수 없고, 적절한 시스템 동작 지점을 보장하도록 선택되어야 한다. 이 저항이 C_f에 뒤지지 않게 하기에 충분히 작아야 하는 매우 높은 카운트 주파수의 경우에, 커패시턴스는 거기에 누적된 전하를 소산시키기 위해 방전된다. 통상적인 해결책들에서, 커패시턴스(C_f)는 이른바 광전자 커플링(optoelectronic coupling) 또는 이른바 커플링 쓰루 드레인(coupling through drain)을 통해 소산될 수 있지만, 이들은 누적된 전하가 하나의 극성으로 이루어지는 때의 경우에서만 이용된다. 누적된 전하가 임의의 정해진 극성으로 이루어질 때, 시스템 입력 스테이지에서 단일의 JFET 트랜지스터 타입과 관련하여, 이들 해결책들은 가능하지 않다.

본 발명에 따른 해결책에서, 이른바 커플링 쓰루 소스(coupling through source)라 불릴 수 있는 게이트-소스 접합을 통해 커패시턴스(C_f)를 소산하는 적절한 전류들의 흐름을 유도하는 JFET 트랜지스터들(T₁, T₂)를 이용한 전압 극성 조정을 이용한다. 이 해결책의 개략도가 도 7에서 도시된다. 이것은 유도된 전하들의 미리 정의된 및 교호하는 극성들 둘 다의 경우에 Cf 콘덴서의 방전을 보장한다. 시스템(122)에 의해 측정된 컷 오프 전압을 초과한 이후, 키들(K₁ 또는 K₂) 중 하나가 커패시턴스(C_f)에서 개방된다. 상한 U_h 레벨에 도달되면, 키(K₂)가 개방되고 U_l보다 낮은 전압들에 대해, 키(K₁)가 개방된다. 키들(K₁, K₂) 중 하나의 개방 이후에, 적절한 전류 소스(I₁, I₂)로부터의 전류는 커패시턴스(C_f)를 방전한다. 커패시턴스(C_f)에서 적절한 전압에 도달한 이후, 키들은 폐쇄되고 시스템은 그의 작동 구성으로 복귀한다. 전압 출력을 평가하고 키들(K₁ 및 K₂)을 제어하기 위한 시스템은 적절한 슈미트(Schmitt) 트리거들에 기초할 수 있다.

Claims

전기 전하(electrical charge)를 측정하기 위한 시스템에 있어서,
(a) 커패시턴스 피드백을 갖는 연산 증폭기를 포함하는 전하 적분기(charge integrator);
(b) 상기 전하 적분기의 입력과 연결되는 커패시턴스 검출기; 및
(c) 상기 전하 적분기의 출력 전압을 평가하기 위한 평가 수단
을 포함하고,
상기 전하 적분기는, 상기 전하 적분기의 입력과 연결되는 게이트들을 갖는 한 쌍의 대칭적으로 동작가능하게 연결된 JFET 타입 트랜지스터들을 포함하는 입력 스테이지를 포함하고, 제 1 전류 소스와 병렬인 제 1 키(K1)는 상기 한 쌍의 대칭적으로 동작가능하게 연결된 JFET 타입 트랜지스터들 중 제 1 트랜지스터(T1)의 소스와 연결되고, 제2 전류 소스와 병렬인 제 2 키(K2)는 상기 한 쌍의 대칭적으로 동작가능하게 연결된 JFET 타입 트랜지스터들 중 제 2 트랜지스터(T2)의 소스와 연결되며, 상기 평가 수단은, 상기 전하 적분기의 커패시턴스 피드백을 방전하도록, 상기 전하 적분기의 출력 전압이 상한 전압을 초과한 후에 상기 제 1 키나 상기 제 2 키 중의 하나를 개방시키고, 상기 전하 적분기의 출력 전압이 하한 전압 아래로 떨어지면 상기 제 1 키(K1)나 상기 제 2 키(K2) 중의 상기 하나 이외의 다른 하나를 개방시키는 것인, 전기 전하를 측정하기 위한 시스템.
제 1 항에 있어서, 상기 전하 적분기의 입력 스테이지는 대칭적으로 동작가능하게 연결된 JFET 트랜지스터들의 적어도 2개의 병렬 쌍들을 포함하는 것인, 전기 전하를 측정하기 위한 시스템.
제 1 항에 있어서, 상기 전하 적분기의 입력 스테이지는 대칭적으로 동작가능하게 연결된 공통 베이스 증폭기와 연결되는 것인, 전기 전하를 측정하기 위한 시스템.
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