JPS58201410A - 増幅器 - Google Patents
増幅器Info
- Publication number
- JPS58201410A JPS58201410A JP8584882A JP8584882A JPS58201410A JP S58201410 A JPS58201410 A JP S58201410A JP 8584882 A JP8584882 A JP 8584882A JP 8584882 A JP8584882 A JP 8584882A JP S58201410 A JPS58201410 A JP S58201410A
- Authority
- JP
- Japan
- Prior art keywords
- complementary
- stage
- transistor
- amplifier
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
- H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオーディオやビデオのヘッド増幅器等に適する
増幅器に関し、初段をコンプリメンタリトランジスタで
構成することにより、増幅器全体の雑音を効果的に低減
するようにしたものである。
増幅器に関し、初段をコンプリメンタリトランジスタで
構成することにより、増幅器全体の雑音を効果的に低減
するようにしたものである。
一般に使われる増幅器の代表的なものに初段に差動素子
を使いその出力を演算増幅器を使って増幅させるものが
ある。これを第１図に示す。
を使いその出力を演算増幅器を使って増幅させるものが
ある。これを第１図に示す。
第１図において、１は入力端、２は入力抵抗、３．４は
差動構成の電界効果トランジスタ（以下ＦＥＴという）
、６，６はそのドレイン抵抗、７は定電流バイアス抵抗
、８は演算増幅器、９，１０は帰還回路を構成する受動
素子、１１は出力端、１２．１３はそれぞれプラス、マ
イナスの電源端である。
差動構成の電界効果トランジスタ（以下ＦＥＴという）
、６，６はそのドレイン抵抗、７は定電流バイアス抵抗
、８は演算増幅器、９，１０は帰還回路を構成する受動
素子、１１は出力端、１２．１３はそれぞれプラス、マ
イナスの電源端である。
第１図の回路は、以下の理由から使われる。すなわち演
算増幅器８は汎用のものを用いるので、それ自体で増幅
器を構成すると、雑音が多くてオーディオ回路における
例えばフォノカートリッジのヘッド増幅器としては使え
ない。そこで初段に差動で構成された低雑音素子を用い
ることによって増幅器全体の雑音を低下させている。し
かし初段を差動で構成した場合は、差動の各素子の雑音
が加算されるため、単一素子の回路に比べて約３ｄＢ雑
音が多くなる。つまり低雑音素子を２個使っているのに
１個の素子の出す雑音よりも約３ｄＢ悪くなってしまう
。このため、高価な低雑音素子を使っている割には、目
的とする低雑音性が効果的に得られないという問題があ
る。
算増幅器８は汎用のものを用いるので、それ自体で増幅
器を構成すると、雑音が多くてオーディオ回路における
例えばフォノカートリッジのヘッド増幅器としては使え
ない。そこで初段に差動で構成された低雑音素子を用い
ることによって増幅器全体の雑音を低下させている。し
かし初段を差動で構成した場合は、差動の各素子の雑音
が加算されるため、単一素子の回路に比べて約３ｄＢ雑
音が多くなる。つまり低雑音素子を２個使っているのに
１個の素子の出す雑音よりも約３ｄＢ悪くなってしまう
。このため、高価な低雑音素子を使っている割には、目
的とする低雑音性が効果的に得られないという問題があ
る。
本発明はこのような従来の問題に鑑み、低雑音素子の数
に比例しだ雑音の改善を図るとともに、出力段に使用す
る演算増幅器も十分な安定度をもつようにした増幅器を
提供するものである。
に比例しだ雑音の改善を図るとともに、出力段に使用す
る演算増幅器も十分な安定度をもつようにした増幅器を
提供するものである。
すなわち本発明は、初段を対になった第１のコンプリメ
ンタリトランジスタで構成することにより雑音性能を改
善し、その出力をベース接地型の第２のコンプリメンタ
リトランジスタでレベルシフトしつつそれらの出力を合
成し、その合成出力を後段の演算増幅器に供給するよう
にしだものである。このベース接地型のコンプリメンタ
リトランジスタで構成される増幅段は充分に広帯域であ
り、したがって後段に演算増幅器を使用して負帰還増幅
器を構成しても、安定度の高い増幅器を構成することが
できる。
ンタリトランジスタで構成することにより雑音性能を改
善し、その出力をベース接地型の第２のコンプリメンタ
リトランジスタでレベルシフトしつつそれらの出力を合
成し、その合成出力を後段の演算増幅器に供給するよう
にしだものである。このベース接地型のコンプリメンタ
リトランジスタで構成される増幅段は充分に広帯域であ
り、したがって後段に演算増幅器を使用して負帰還増幅
器を構成しても、安定度の高い増幅器を構成することが
できる。
本発明の一実施例を第２図に示す。
第２図において、１４は入力端、１６は入力抵抗、１６
．１７は初段を構成するコンプリメンタリ（すなわちＮ
チャンネルとＰチャンネルの）ＦＥＴ。
．１７は初段を構成するコンプリメンタリ（すなわちＮ
チャンネルとＰチャンネルの）ＦＥＴ。
１８．１９はその出力抵抗、２ｏ、２１はベース接地型
の第２のコンプリメンタリトランジスタ、２２．２３．
２４はトランジスタ２０．２１のベース電位を決めるバ
イアス抵、抗、２６は電源からの雑音混入防止を高める
コンデンサ、２６は演算増幅器、２７．２８は帰還回路
を形成する受動素子、２９は出力端、３０．３１はアー
スに対してほぼ対称な電位をもつ、電源端である。
の第２のコンプリメンタリトランジスタ、２２．２３．
２４はトランジスタ２０．２１のベース電位を決めるバ
イアス抵、抗、２６は電源からの雑音混入防止を高める
コンデンサ、２６は演算増幅器、２７．２８は帰還回路
を形成する受動素子、２９は出力端、３０．３１はアー
スに対してほぼ対称な電位をもつ、電源端である。
第２図において、初段は従来の差動構成と異なり、コン
プリメンタリＦＥＴ１ ｓ 、 １−ｒで構成されてお
り、しかもそのソース同志が接続されているので、ソー
ス・ゲート電位が０電位付近すなわち■ （ドレイン
・ソース飽和電流）付近で動ＳＳ 作する。そしてこのように初段をコンプリメンタ！ＪＦ
ＥＴＩ ｓ 、 １−ｒで構成したときの増幅器の入力
換算雑音は、それぞれＮチャンネル、ＰチャンネルＦＥ
Ｔ１６．１７の固有の雑音電圧が並列に接続されたもの
とみなせる。それ故２個のＦＥＴ１６．１７の雑音電圧
が等しいと仮定すると、約３ｄＢＳＮが向上することに
なり、第１図で述べた初段差動の増幅器の構成に比べれ
ば、約６ｄＢも改善されることになる。
プリメンタリＦＥＴ１ ｓ 、 １−ｒで構成されてお
り、しかもそのソース同志が接続されているので、ソー
ス・ゲート電位が０電位付近すなわち■ （ドレイン
・ソース飽和電流）付近で動ＳＳ 作する。そしてこのように初段をコンプリメンタ！ＪＦ
ＥＴＩ ｓ 、 １−ｒで構成したときの増幅器の入力
換算雑音は、それぞれＮチャンネル、ＰチャンネルＦＥ
Ｔ１６．１７の固有の雑音電圧が並列に接続されたもの
とみなせる。それ故２個のＦＥＴ１６．１７の雑音電圧
が等しいと仮定すると、約３ｄＢＳＮが向上することに
なり、第１図で述べた初段差動の増幅器の構成に比べれ
ば、約６ｄＢも改善されることになる。
ところで、出力段の演算増幅器２６に、初段のコンプリ
メンタリＦＥＴ１ ｅ 、１７の２つの出力をそのまま
入力することはできない。そこでレベルシフトと２つの
出力の合成を兼ねて、第２のベース接地型のコンプリメ
ンタリトランジスタ２０゜２１を使用して単一出力とし
、これを演算増幅器の反転入力端に不平衡入力として注
入するようにしている。このとき、第２のコンプリメン
タリトランジスタ２０．２１のベース、ベース間ヲコン
デンサ１２で交流的にショートすることにより、電源か
らの雑音に対して大きな減衰をもたらす役割も果たして
いる。しかも第２のコンプリメンタリトランジスタ２０
．２１はベース接地型であるので、広帯域であり、不安
定要素となる周波数の増加による位相まわりは増幅段が
一段の場合と同等と考えてよい。したがって演算増幅器
２６に含まれる位相まわりを考慮しても、位相補正によ
る安定度の確保は比較的容易で企る。
メンタリＦＥＴ１ ｅ 、１７の２つの出力をそのまま
入力することはできない。そこでレベルシフトと２つの
出力の合成を兼ねて、第２のベース接地型のコンプリメ
ンタリトランジスタ２０゜２１を使用して単一出力とし
、これを演算増幅器の反転入力端に不平衡入力として注
入するようにしている。このとき、第２のコンプリメン
タリトランジスタ２０．２１のベース、ベース間ヲコン
デンサ１２で交流的にショートすることにより、電源か
らの雑音に対して大きな減衰をもたらす役割も果たして
いる。しかも第２のコンプリメンタリトランジスタ２０
．２１はベース接地型であるので、広帯域であり、不安
定要素となる周波数の増加による位相まわりは増幅段が
一段の場合と同等と考えてよい。したがって演算増幅器
２６に含まれる位相まわりを考慮しても、位相補正によ
る安定度の確保は比較的容易で企る。
第３図は本発明の第２の実施例である。第３図において
、１４〜３１は第２図の同一番号に対応する。３２．３
３は、初段コンプリメンタリＦＥＴ１６．１７のソース
電流を決めるバイアス抵抗、３４．３５は帰還回路２７
．２８の出力を初段のコンプリメンタリＦＥＴ１ ｅ
、１７のソースに交流的に結合するためのカップリング
コンデンサである。
、１４〜３１は第２図の同一番号に対応する。３２．３
３は、初段コンプリメンタリＦＥＴ１６．１７のソース
電流を決めるバイアス抵抗、３４．３５は帰還回路２７
．２８の出力を初段のコンプリメンタリＦＥＴ１ ｅ
、１７のソースに交流的に結合するためのカップリング
コンデンサである。
これは、初段のコンプリメンタリＦＥＴ１６゜１７のソ
ース電流を所定の電流値にし、素子のＩＤ５Ｓのバラツ
キによる影響を受けにくくシだものである。
ース電流を所定の電流値にし、素子のＩＤ５Ｓのバラツ
キによる影響を受けにくくシだものである。
する。本実施例は、初段のコンプリメンタリトランジス
タ１６．１７としてバイポーラトランジスタを使用した
ものであり、このようにしても第３図の実施例と同様の
効果が得られる。
タ１６．１７としてバイポーラトランジスタを使用した
ものであり、このようにしても第３図の実施例と同様の
効果が得られる。
第６図は、本発明の第４の実施例である。第６図におい
て、１４〜３１は第２図の同一番号に対応する。３６．
３７はコンプリメンタリＦＥＴ１６．１了の出力端にカ
スコード接続されたトランジスタ、３８〜４１はトラン
ジスタ３６ 、３７のベースにバイアスを与えると同時
に、コンプリメンタリＦＥＴ１６．１７のソース電位に
従ってトランジスタ３６．３７のベース電位を変化させ
るプートストラップ回路を構成する抵抗である。
て、１４〜３１は第２図の同一番号に対応する。３６．
３７はコンプリメンタリＦＥＴ１６．１了の出力端にカ
スコード接続されたトランジスタ、３８〜４１はトラン
ジスタ３６ 、３７のベースにバイアスを与えると同時
に、コンプリメンタリＦＥＴ１６．１７のソース電位に
従ってトランジスタ３６．３７のベース電位を変化させ
るプートストラップ回路を構成する抵抗である。
本実施例は、初段をコンプリメンタリＦＥＴ１６．１７
とカスコードトランジスタ３６ 、３７とで構成し、歪
を低く抑えるようにしたものである。すなわち、第６図
において帰還回路の受動素子１６の両端に発生する帰還
電圧が大きくなると、ＦＥＴ１６，１７のドレイン・ソ
ース間容量の非直線性による歪が発生する。ところが、
第６図のようにカスコードトランジスタ３８．３７ 、
プートストラップ回路３８〜４１を付加してＦＥＴ１６
．１７のソースドレイン電圧を一定にしておけば、上記
型の発生を抑えることができる。したがって第５図の実
施例によれば、低雑音と、低歪率の両方を備えた増幅器
を構成することができる。
とカスコードトランジスタ３６ 、３７とで構成し、歪
を低く抑えるようにしたものである。すなわち、第６図
において帰還回路の受動素子１６の両端に発生する帰還
電圧が大きくなると、ＦＥＴ１６，１７のドレイン・ソ
ース間容量の非直線性による歪が発生する。ところが、
第６図のようにカスコードトランジスタ３８．３７ 、
プートストラップ回路３８〜４１を付加してＦＥＴ１６
．１７のソースドレイン電圧を一定にしておけば、上記
型の発生を抑えることができる。したがって第５図の実
施例によれば、低雑音と、低歪率の両方を備えた増幅器
を構成することができる。
以−にのように本発明は初段を対になった第１のコンプ
リメンタリトランジスタで構成したものであるから、従
来の初段を差動で構成したものに比べて雑音を少なくす
ることができる。しかも本発明は初段のトランジスタに
ベース接地型のコンプリメンタリトランジスタを接続し
、これでレベルシフトしつつ初段の出力を合成し、この
合成出力を後段の演算増幅器に入力するようにしている
から、ベース接地型のコンプリメンタリトランジスタ段
が充分な広帯域になり、したがって演算増幅器の出力を
初段に帰還して負帰還増幅器を構成しても、安定度の高
い増幅器を得ることができる。
リメンタリトランジスタで構成したものであるから、従
来の初段を差動で構成したものに比べて雑音を少なくす
ることができる。しかも本発明は初段のトランジスタに
ベース接地型のコンプリメンタリトランジスタを接続し
、これでレベルシフトしつつ初段の出力を合成し、この
合成出力を後段の演算増幅器に入力するようにしている
から、ベース接地型のコンプリメンタリトランジスタ段
が充分な広帯域になり、したがって演算増幅器の出力を
初段に帰還して負帰還増幅器を構成しても、安定度の高
い増幅器を得ることができる。
第１図は従来の増幅器の回路図、第２図、第３図、第４
図、第６図は本発明の第１．第２．第３゜第４の実施例
の回路図である。 １４・・・・・・入力端、１６．１７−１１・・・・第
１のコンプリメンタリトランジスタ、２０，２１・・・
・・・第２のコンプリメンタリトランジスタ、２６・・
・・・・演算増幅器、２７．２８・・・・・・負帰還回
路、２９・・・・・・出力端、３０．３１ ・・・・・
・電源端、３６゜３了・・・・・・カスコードトランジ
スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名鶴１
図 第４図 第５図
図、第６図は本発明の第１．第２．第３゜第４の実施例
の回路図である。 １４・・・・・・入力端、１６．１７−１１・・・・第
１のコンプリメンタリトランジスタ、２０，２１・・・
・・・第２のコンプリメンタリトランジスタ、２６・・
・・・・演算増幅器、２７．２８・・・・・・負帰還回
路、２９・・・・・・出力端、３０．３１ ・・・・・
・電源端、３６゜３了・・・・・・カスコードトランジ
スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名鶴１
図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （１）対になった第１のコンプリメンタリトランジスタ
で構成された初段と、上記第１のコンプリメンタリトラ
ンジスタのそれぞれの出力端にエミ、ツタが接続された
対になったベース接地型の第２のコンプリメンタリトラ
ンジスタと、反転入力端子が上記第２のコンプリメンタ
リトランジスタのコレクタ同志の接続点に接続され、非
反転入力端子が基準電位に接続された演算増幅器と、上
記演算増幅器の出力を上記第１のコンプリメンタリトラ
ンジスタに帰還する帰還回路とで構成された増幅器０ （２、特許請求の範囲第１項において、第１のコンプリ
メンタリトランジスタとしてＰチャンネル。 Ｎチャンネルの電界効果トランジスタを用い、上記電界
効果トランジスタのソース同志を接続したことを特徴と
する増幅器。 （３）特許請求の範囲第１項において、初段のコンプリ
メンタリトランジスタとしてＰチャンネル。 Ｎチャンネルの電界効果トランジスタを用い、上記電界
効果トランジスタのソースと電源の間に接続した抵抗に
よりソース電流を設定することを特徴とする増幅器。 （４）特許請求の範囲第１項において、初段のコンプリ
メンタリトランジスタとしてバイポーラトランジスタを
用い、上記バイポーラトランジスタのエミッタと電源の
間に接続した抵抗によシエミノタ電流を設定することを
特徴とする増幅器。 （６）特許請求の範囲第１項において、初段のコンプリ
メンタリトランジスタを、対になったコンプリメンタリ
電界効果トランジスタと、各電界効果トランジスタにカ
スコード接続された対になったコンプリメンタリバイポ
ーラトランジスタとで構成し、上記バイポーラトランジ
スタのベース電位を、上記電界効果トランジスタのソー
ス電位に追従して変化させるようにしたことを特徴とす
る増幅器。 （６）特許請求の範囲第１項において、第２のコンプリ
メンタリトランジスタのベース電位を正負電源間に接続
された抵抗分割回路で与えると共に、上記第２のコンプ
リメンタリトランジスタのベース・ベース間を交流的に
接続してなる増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8584882A JPS58201410A (ja) | 1982-05-20 | 1982-05-20 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8584882A JPS58201410A (ja) | 1982-05-20 | 1982-05-20 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201410A true JPS58201410A (ja) | 1983-11-24 |
Family
ID=13870289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8584882A Pending JPS58201410A (ja) | 1982-05-20 | 1982-05-20 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183461A (ja) * | 1975-09-10 | 1976-07-22 | Tokyo Shibaura Electric Co | Zofukukairo |
-
1982
- 1982-05-20 JP JP8584882A patent/JPS58201410A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183461A (ja) * | 1975-09-10 | 1976-07-22 | Tokyo Shibaura Electric Co | Zofukukairo |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
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