JPH01183905A - 差動増幅回路 - Google Patents

差動増幅回路

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Publication number
JPH01183905A
JPH01183905A JP63008753A JP875388A JPH01183905A JP H01183905 A JPH01183905 A JP H01183905A JP 63008753 A JP63008753 A JP 63008753A JP 875388 A JP875388 A JP 875388A JP H01183905 A JPH01183905 A JP H01183905A
Authority
JP
Japan
Prior art keywords
fet
current
input
fets
differential amplifier
Prior art date
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Pending
Application number
JP63008753A
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English (en)
Inventor
Hidekazu Ishii
英一 石井
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に適した低入力バイアス電流で
かつ入力オフセット電圧の小さい差動増幅回路に関する
〔従来の技術〕
従来より半導体集積回路化された差動増幅回路において
入力バイアス電流を小さくしかつ入力オフセット電圧を
小さくする場合には接合型電界トランジスタ(以下J−
FET)が広く用いられてきた。
第4図に1例を示す。第4図に於いて差動回路を構成す
る共通ソース接続された第1.第2のJF E T Q
 l、 Q !のゲートはそれぞれ第1.第2の入力端
子P、、P2へ接続され又、第1.第2のJ  FET
 Ql、Q2の各ドレインはそれぞれ第1、第2の負荷
Zl、7gを介して負電源−Vやへ接続されるとともに
出力段増幅器1の第1.第2入力端子P3.P4へ接続
されている。又、第3゜第4のPNP)ランジスタQ 
s 、 Q sで構成されるカレントミラー回路2を備
えており第3.第4のPNP)ランジスタQ!、Q、の
共通エミッタは正電源+Vccへ第3のPNP)ランジ
スタQ3のベースと第4のPNPトランジスタのベース
とフレフタは抵抗、を介して基準電位へ接続され、第3
のPNP )ランジスタQ3のコレクタはカレントミラ
ー回路2の出力へ接続されており、又、第1、第2のJ
  FET  Ql、(Lの共通ソースは電流源として
動作するカレントミラー2の出力へ接続されている。又
、出力段増幅器1の出力は出力端子P、へ接続されると
もにフィードバック抵抗R2を介して第1の入力端子P
1へ接続され、入力信号4は入力抵抗R1を介して第1
の入力端子P1へ接続されている。
第4図に示した従来例はJ−FETを用いているため入
力バイアス電流を小さくできしかも半導体集積回路化さ
れているため第1.第2のJ−FETは整合がとられて
おり入力オフセット電圧は数mV以下にできていた。
しかしこの回路では常温での入力バイアス電流は小さい
が高温では大きくなりかえってバイポーラトランジスタ
を使った場合よりも入力バイアスが大きくなってしまう
欠点があった。
第5図にJ−FETのゲートリーク電流対温度特性を又
第6図にバイポーラT2を初段に用いたオペアンプとJ
−FETを初段に用いたオペアンプの代表例について入
力バイアス電流の温度特性を示す。
〔問題点を解決するための手段〕
本発明の差動増幅器は入力の差動回路を構成するJ−F
ETとさらに該J−F’ETに整合のとられたJ−FE
Tに流れる電流により入力の差動回路の動作電流を与え
る手段を有している。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図に本発明による差動増幅回路を示す。第1図の例
は従来例の第4図と比較して構成上は第1、第2のJ 
 FET  Ql、Qzの共通ソースに接続されていた
カレントミラーがなくなりかわりに第5のJ  FET
Qsのドレインに接続されかつ第5のJ  FETQs
のゲートとソースは正電源+Vccへ接続している点が
異なりあとは同一である。
又、第1図の例も半導体集積回路化されており第1.第
2のJ−FET  Q、、Q2は互いに整合がとられて
いるとともに第5のJ  FETQsととも整合がとら
れている。ここで第5のJ−FET Q、のチャンネル
幅は第1.第2のJ−FETQ、、Q2の2倍にされて
いる。よってIn5sQ+=ID99Q2=1/2 ・
IossQs・・・・・・・・・・・・ ■ ここで In5sQz:第1のJFETQ、のドレイン
飽和電流 In5sQz:第2の、TFETQ2のドレイン飽和電
流 In5sQ5:第5のJFETQsのドレイン飽和電流 第1図の例の回路ではフィードバッグがかかる正常の増
幅動作が行なわれている範囲では第1゜第2のJ−FE
Tの動作電流はほぼ等しいしたがって第1のJ−FET
のQlも第2のJ−FET Qtも第5のJFETQI
で決定されたほぼI D8Sの電流で動作できるため第
5のJFETQIのゲート・ソース間電圧と同じ条件下
にあり共にゲート・ソース間にはほとんど電圧がかから
ないようにできている。このため第1.第2のJFET
QI、 Q2のゲート・リーク電流を十分小さくするこ
とができ特に高温時に効果は大きく約1/10〜1 /
1000に小さくすることができる。
すなわち入力のバイアス電流を小さくできる効果がある
〔実施例2〕 第2図は本発明による差動増幅器の又別の例である。
第2図の例は第4図に示した従来例と構成上は抵抗3が
第5のJ−FETQ5に置きかえられているだけで他は
同じである。
第1.第2のJETQ、、Q、と第5のJ−FETの整
合関係は第1図と同じであり入力のバイアス電流を小さ
くする効果は同じである。ただし第2図の例は入力の差
動回路の電流が第5のJ−FE T Q sから第3の
PNP )ランジスタQ、におきかえられたためすなわ
ちJ−FETからバイポーラトランジスタに変更されて
いるため入力の同相入力範囲が高電位側について拡大さ
れている。
〔実施例3〕 第3図はさらに又、別の本発明による差動増幅回路を示
す。第3図は第2図の例に対し第6.第7のJ−FET
Q、、Q、をそれぞれ第1.第2のJ  FETQI、
Q2ヘカスケード接続に追加した例である。このため第
6.第7のJ−FETQ、。
Q7のゲートバイアス回路として第1.第2.のダイオ
ードDI、D2と第1の電流源5ご追加され、電流源5
と互いに値の等しい第2の電流源6が第5のJ E F
 T Q sと並列に追加されている。
第1.第2のJ−FETの共通ソースに第1のダイオー
ドD1の7ノードが接続され第1のダイオードD1のカ
ソードには第2のダイオードD2の7ノードが接続され
第2のダイオードD20カソードには第6.第7のJ−
FETQ、、Qアのゲート及び第1の電流源、が接続さ
れ第4のPNPトランジスタQ4のベースとコレクタの
接続点に第2の電流源、が接続されている。
第3図に示した例は以上のような構成となっているため
第1.第2のJ−FETQ、、Q2のドレイン・ソース
間電圧はダイオードの順方向電圧の2個分の低い電圧に
固定されるため第1.第2のJ−FET Ql、 Qz
のゲートリーク電流がさらに小さくなり又、第1.第2
のJ−FET Q、、Qzにおけるドレイン・ゲート間
容量によるミラー効果がカスケード接続により小さくな
るため広帯域となる利点がある。
〔発明の効果〕
以上説明したよう本発明によれば、差動増幅器を構成す
るJ−F’ETのゲート・ソース間に電位差が小さい状
態で動作せることによりゲートリーク電流を小さくでき
るため、入力バイアス電流を小さくできる効果がある。
【図面の簡単な説明】
第1図は本発明による差動増幅器の例を示す図、第2図
、第3図は又、別の本発明による差動増幅器の例を示す
図、 第4図は従来例を示す図、 第5図、第6図は従来例の問題点を説明する図である。 図において、■は出力増幅段、2はカレントミラー、3
は抵抗、4は信号源、5,6は電流源、Q1〜Q、はト
ランジスタ、D+、Dzはダイオード、Z r 、 Z
 2は負荷、P1〜P、は端子、Rr 、 R2は抵抗
を示す。 代理人 弁理士  内 原   音 尺2 f −Vε[ 第4図 第5図

Claims (1)

    【特許請求の範囲】
  1. 共通ソース接続された第1、第2の接合型FETを備え
    該第1、第2の接合型FETのゲートはそれぞれ第1、
    第2の入力端子へ接続された半導体集積回路化された差
    動増幅器において上記第1、第2の接合型FETの共通
    ソース接続点へゲートとソースが接続された第3の接合
    型FETに流れる電流を供給する手段を備えたことを特
    徴とする差動増幅回路。
JP63008753A 1988-01-18 1988-01-18 差動増幅回路 Pending JPH01183905A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63008753A JPH01183905A (ja) 1988-01-18 1988-01-18 差動増幅回路

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JP63008753A JPH01183905A (ja) 1988-01-18 1988-01-18 差動増幅回路

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Publication Number Publication Date
JPH01183905A true JPH01183905A (ja) 1989-07-21

Family

ID=11701687

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Application Number Title Priority Date Filing Date
JP63008753A Pending JPH01183905A (ja) 1988-01-18 1988-01-18 差動増幅回路

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JP (1) JPH01183905A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10249695B3 (de) * 2002-10-25 2004-05-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Strahlungssensor mit reduzierter Störsignalempfindlichkeit
JP2014506094A (ja) * 2011-02-22 2014-03-06 ユニバーシテット ヤギエロンスキ 電荷計測システム

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* Cited by examiner, † Cited by third party
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DE10249695B3 (de) * 2002-10-25 2004-05-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Strahlungssensor mit reduzierter Störsignalempfindlichkeit
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