JPH01183905A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH01183905A JPH01183905A JP63008753A JP875388A JPH01183905A JP H01183905 A JPH01183905 A JP H01183905A JP 63008753 A JP63008753 A JP 63008753A JP 875388 A JP875388 A JP 875388A JP H01183905 A JPH01183905 A JP H01183905A
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- JP
- Japan
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- fet
- current
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- differential amplifier
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract 1
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 208000017975 His bundle tachycardia Diseases 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に適した低入力バイアス電流で
かつ入力オフセット電圧の小さい差動増幅回路に関する
。
かつ入力オフセット電圧の小さい差動増幅回路に関する
。
従来より半導体集積回路化された差動増幅回路において
入力バイアス電流を小さくしかつ入力オフセット電圧を
小さくする場合には接合型電界トランジスタ（以下Ｊ−
ＦＥＴ）が広く用いられてきた。
入力バイアス電流を小さくしかつ入力オフセット電圧を
小さくする場合には接合型電界トランジスタ（以下Ｊ−
ＦＥＴ）が広く用いられてきた。
第４図に１例を示す。第４図に於いて差動回路を構成す
る共通ソース接続された第１．第２のＪＦ Ｅ Ｔ Ｑ
ｌ、 Ｑ ！のゲートはそれぞれ第１．第２の入力端
子Ｐ、、Ｐ２へ接続され又、第１．第２のＪ ＦＥＴ
Ｑｌ、Ｑ２の各ドレインはそれぞれ第１、第２の負荷
Ｚｌ、７ｇを介して負電源−Ｖやへ接続されるとともに
出力段増幅器１の第１．第２入力端子Ｐ３．Ｐ４へ接続
されている。又、第３゜第４のＰＮＰ）ランジスタＱ
ｓ 、 Ｑ ｓで構成されるカレントミラー回路２を備
えており第３．第４のＰＮＰ）ランジスタＱ！、Ｑ、の
共通エミッタは正電源＋Ｖｃｃへ第３のＰＮＰ）ランジ
スタＱ３のベースと第４のＰＮＰトランジスタのベース
とフレフタは抵抗、を介して基準電位へ接続され、第３
のＰＮＰ ）ランジスタＱ３のコレクタはカレントミラ
ー回路２の出力へ接続されており、又、第１、第２のＪ
ＦＥＴ Ｑｌ、（Ｌの共通ソースは電流源として
動作するカレントミラー２の出力へ接続されている。又
、出力段増幅器１の出力は出力端子Ｐ、へ接続されると
もにフィードバック抵抗Ｒ２を介して第１の入力端子Ｐ
１へ接続され、入力信号４は入力抵抗Ｒ１を介して第１
の入力端子Ｐ１へ接続されている。
る共通ソース接続された第１．第２のＪＦ Ｅ Ｔ Ｑ
ｌ、 Ｑ ！のゲートはそれぞれ第１．第２の入力端
子Ｐ、、Ｐ２へ接続され又、第１．第２のＪ ＦＥＴ
Ｑｌ、Ｑ２の各ドレインはそれぞれ第１、第２の負荷
Ｚｌ、７ｇを介して負電源−Ｖやへ接続されるとともに
出力段増幅器１の第１．第２入力端子Ｐ３．Ｐ４へ接続
されている。又、第３゜第４のＰＮＰ）ランジスタＱ
ｓ 、 Ｑ ｓで構成されるカレントミラー回路２を備
えており第３．第４のＰＮＰ）ランジスタＱ！、Ｑ、の
共通エミッタは正電源＋Ｖｃｃへ第３のＰＮＰ）ランジ
スタＱ３のベースと第４のＰＮＰトランジスタのベース
とフレフタは抵抗、を介して基準電位へ接続され、第３
のＰＮＰ ）ランジスタＱ３のコレクタはカレントミラ
ー回路２の出力へ接続されており、又、第１、第２のＪ
ＦＥＴ Ｑｌ、（Ｌの共通ソースは電流源として
動作するカレントミラー２の出力へ接続されている。又
、出力段増幅器１の出力は出力端子Ｐ、へ接続されると
もにフィードバック抵抗Ｒ２を介して第１の入力端子Ｐ
１へ接続され、入力信号４は入力抵抗Ｒ１を介して第１
の入力端子Ｐ１へ接続されている。
第４図に示した従来例はＪ−ＦＥＴを用いているため入
力バイアス電流を小さくできしかも半導体集積回路化さ
れているため第１．第２のＪ−ＦＥＴは整合がとられて
おり入力オフセット電圧は数ｍＶ以下にできていた。
力バイアス電流を小さくできしかも半導体集積回路化さ
れているため第１．第２のＪ−ＦＥＴは整合がとられて
おり入力オフセット電圧は数ｍＶ以下にできていた。
しかしこの回路では常温での入力バイアス電流は小さい
が高温では大きくなりかえってバイポーラトランジスタ
を使った場合よりも入力バイアスが大きくなってしまう
欠点があった。
が高温では大きくなりかえってバイポーラトランジスタ
を使った場合よりも入力バイアスが大きくなってしまう
欠点があった。
第５図にＪ−ＦＥＴのゲートリーク電流対温度特性を又
第６図にバイポーラＴ２を初段に用いたオペアンプとＪ
−ＦＥＴを初段に用いたオペアンプの代表例について入
力バイアス電流の温度特性を示す。
第６図にバイポーラＴ２を初段に用いたオペアンプとＪ
−ＦＥＴを初段に用いたオペアンプの代表例について入
力バイアス電流の温度特性を示す。
本発明の差動増幅器は入力の差動回路を構成するＪ−Ｆ
ＥＴとさらに該Ｊ−Ｆ’ＥＴに整合のとられたＪ−ＦＥ
Ｔに流れる電流により入力の差動回路の動作電流を与え
る手段を有している。
ＥＴとさらに該Ｊ−Ｆ’ＥＴに整合のとられたＪ−ＦＥ
Ｔに流れる電流により入力の差動回路の動作電流を与え
る手段を有している。
次に本発明について図面を参照して説明する。
第１図に本発明による差動増幅回路を示す。第１図の例
は従来例の第４図と比較して構成上は第１、第２のＪ
ＦＥＴ Ｑｌ、Ｑｚの共通ソースに接続されていた
カレントミラーがなくなりかわりに第５のＪ ＦＥＴ
Ｑｓのドレインに接続されかつ第５のＪ ＦＥＴＱｓ
のゲートとソースは正電源＋Ｖｃｃへ接続している点が
異なりあとは同一である。
は従来例の第４図と比較して構成上は第１、第２のＪ
ＦＥＴ Ｑｌ、Ｑｚの共通ソースに接続されていた
カレントミラーがなくなりかわりに第５のＪ ＦＥＴ
Ｑｓのドレインに接続されかつ第５のＪ ＦＥＴＱｓ
のゲートとソースは正電源＋Ｖｃｃへ接続している点が
異なりあとは同一である。
又、第１図の例も半導体集積回路化されており第１．第
２のＪ−ＦＥＴ Ｑ、、Ｑ２は互いに整合がとられて
いるとともに第５のＪ ＦＥＴＱｓととも整合がとら
れている。ここで第５のＪ−ＦＥＴ Ｑ、のチャンネル
幅は第１．第２のＪ−ＦＥＴＱ、、Ｑ２の２倍にされて
いる。よってＩｎ５ｓＱ＋＝ＩＤ９９Ｑ２＝１／２ ・
ＩｏｓｓＱｓ・・・・・・・・・・・・ ■ ここで Ｉｎ５ｓＱｚ：第１のＪＦＥＴＱ、のドレイン
飽和電流 Ｉｎ５ｓＱｚ：第２の、ＴＦＥＴＱ２のドレイン飽和電
流 Ｉｎ５ｓＱ５：第５のＪＦＥＴＱｓのドレイン飽和電流 第１図の例の回路ではフィードバッグがかかる正常の増
幅動作が行なわれている範囲では第１゜第２のＪ−ＦＥ
Ｔの動作電流はほぼ等しいしたがって第１のＪ−ＦＥＴ
のＱｌも第２のＪ−ＦＥＴ Ｑｔも第５のＪＦＥＴＱＩ
で決定されたほぼＩ Ｄ８Ｓの電流で動作できるため第
５のＪＦＥＴＱＩのゲート・ソース間電圧と同じ条件下
にあり共にゲート・ソース間にはほとんど電圧がかから
ないようにできている。このため第１．第２のＪＦＥＴ
ＱＩ、 Ｑ２のゲート・リーク電流を十分小さくするこ
とができ特に高温時に効果は大きく約１／１０〜１ ／
１０００に小さくすることができる。
２のＪ−ＦＥＴ Ｑ、、Ｑ２は互いに整合がとられて
いるとともに第５のＪ ＦＥＴＱｓととも整合がとら
れている。ここで第５のＪ−ＦＥＴ Ｑ、のチャンネル
幅は第１．第２のＪ−ＦＥＴＱ、、Ｑ２の２倍にされて
いる。よってＩｎ５ｓＱ＋＝ＩＤ９９Ｑ２＝１／２ ・
ＩｏｓｓＱｓ・・・・・・・・・・・・ ■ ここで Ｉｎ５ｓＱｚ：第１のＪＦＥＴＱ、のドレイン
飽和電流 Ｉｎ５ｓＱｚ：第２の、ＴＦＥＴＱ２のドレイン飽和電
流 Ｉｎ５ｓＱ５：第５のＪＦＥＴＱｓのドレイン飽和電流 第１図の例の回路ではフィードバッグがかかる正常の増
幅動作が行なわれている範囲では第１゜第２のＪ−ＦＥ
Ｔの動作電流はほぼ等しいしたがって第１のＪ−ＦＥＴ
のＱｌも第２のＪ−ＦＥＴ Ｑｔも第５のＪＦＥＴＱＩ
で決定されたほぼＩ Ｄ８Ｓの電流で動作できるため第
５のＪＦＥＴＱＩのゲート・ソース間電圧と同じ条件下
にあり共にゲート・ソース間にはほとんど電圧がかから
ないようにできている。このため第１．第２のＪＦＥＴ
ＱＩ、 Ｑ２のゲート・リーク電流を十分小さくするこ
とができ特に高温時に効果は大きく約１／１０〜１ ／
１０００に小さくすることができる。
すなわち入力のバイアス電流を小さくできる効果がある
。
。
〔実施例２〕
第２図は本発明による差動増幅器の又別の例である。
第２図の例は第４図に示した従来例と構成上は抵抗３が
第５のＪ−ＦＥＴＱ５に置きかえられているだけで他は
同じである。
第５のＪ−ＦＥＴＱ５に置きかえられているだけで他は
同じである。
第１．第２のＪＥＴＱ、、Ｑ、と第５のＪ−ＦＥＴの整
合関係は第１図と同じであり入力のバイアス電流を小さ
くする効果は同じである。ただし第２図の例は入力の差
動回路の電流が第５のＪ−ＦＥ Ｔ Ｑ ｓから第３の
ＰＮＰ ）ランジスタＱ、におきかえられたためすなわ
ちＪ−ＦＥＴからバイポーラトランジスタに変更されて
いるため入力の同相入力範囲が高電位側について拡大さ
れている。
合関係は第１図と同じであり入力のバイアス電流を小さ
くする効果は同じである。ただし第２図の例は入力の差
動回路の電流が第５のＪ−ＦＥ Ｔ Ｑ ｓから第３の
ＰＮＰ ）ランジスタＱ、におきかえられたためすなわ
ちＪ−ＦＥＴからバイポーラトランジスタに変更されて
いるため入力の同相入力範囲が高電位側について拡大さ
れている。
〔実施例３〕
第３図はさらに又、別の本発明による差動増幅回路を示
す。第３図は第２図の例に対し第６．第７のＪ−ＦＥＴ
Ｑ、、Ｑ、をそれぞれ第１．第２のＪ ＦＥＴＱＩ、
Ｑ２ヘカスケード接続に追加した例である。このため第
６．第７のＪ−ＦＥＴＱ、。
す。第３図は第２図の例に対し第６．第７のＪ−ＦＥＴ
Ｑ、、Ｑ、をそれぞれ第１．第２のＪ ＦＥＴＱＩ、
Ｑ２ヘカスケード接続に追加した例である。このため第
６．第７のＪ−ＦＥＴＱ、。
Ｑ７のゲートバイアス回路として第１．第２．のダイオ
ードＤＩ、Ｄ２と第１の電流源５ご追加され、電流源５
と互いに値の等しい第２の電流源６が第５のＪ Ｅ Ｆ
Ｔ Ｑ ｓと並列に追加されている。
ードＤＩ、Ｄ２と第１の電流源５ご追加され、電流源５
と互いに値の等しい第２の電流源６が第５のＪ Ｅ Ｆ
Ｔ Ｑ ｓと並列に追加されている。
第１．第２のＪ−ＦＥＴの共通ソースに第１のダイオー
ドＤ１の７ノードが接続され第１のダイオードＤ１のカ
ソードには第２のダイオードＤ２の７ノードが接続され
第２のダイオードＤ２０カソードには第６．第７のＪ−
ＦＥＴＱ、、Ｑアのゲート及び第１の電流源、が接続さ
れ第４のＰＮＰトランジスタＱ４のベースとコレクタの
接続点に第２の電流源、が接続されている。
ドＤ１の７ノードが接続され第１のダイオードＤ１のカ
ソードには第２のダイオードＤ２の７ノードが接続され
第２のダイオードＤ２０カソードには第６．第７のＪ−
ＦＥＴＱ、、Ｑアのゲート及び第１の電流源、が接続さ
れ第４のＰＮＰトランジスタＱ４のベースとコレクタの
接続点に第２の電流源、が接続されている。
第３図に示した例は以上のような構成となっているため
第１．第２のＪ−ＦＥＴＱ、、Ｑ２のドレイン・ソース
間電圧はダイオードの順方向電圧の２個分の低い電圧に
固定されるため第１．第２のＪ−ＦＥＴ Ｑｌ、 Ｑｚ
のゲートリーク電流がさらに小さくなり又、第１．第２
のＪ−ＦＥＴ Ｑ、、Ｑｚにおけるドレイン・ゲート間
容量によるミラー効果がカスケード接続により小さくな
るため広帯域となる利点がある。
第１．第２のＪ−ＦＥＴＱ、、Ｑ２のドレイン・ソース
間電圧はダイオードの順方向電圧の２個分の低い電圧に
固定されるため第１．第２のＪ−ＦＥＴ Ｑｌ、 Ｑｚ
のゲートリーク電流がさらに小さくなり又、第１．第２
のＪ−ＦＥＴ Ｑ、、Ｑｚにおけるドレイン・ゲート間
容量によるミラー効果がカスケード接続により小さくな
るため広帯域となる利点がある。
以上説明したよう本発明によれば、差動増幅器を構成す
るＪ−Ｆ’ＥＴのゲート・ソース間に電位差が小さい状
態で動作せることによりゲートリーク電流を小さくでき
るため、入力バイアス電流を小さくできる効果がある。
るＪ−Ｆ’ＥＴのゲート・ソース間に電位差が小さい状
態で動作せることによりゲートリーク電流を小さくでき
るため、入力バイアス電流を小さくできる効果がある。
第１図は本発明による差動増幅器の例を示す図、第２図
、第３図は又、別の本発明による差動増幅器の例を示す
図、 第４図は従来例を示す図、 第５図、第６図は従来例の問題点を説明する図である。 図において、■は出力増幅段、２はカレントミラー、３
は抵抗、４は信号源、５，６は電流源、Ｑ１〜Ｑ、はト
ランジスタ、Ｄ＋、Ｄｚはダイオード、Ｚ ｒ 、 Ｚ
２は負荷、Ｐ１〜Ｐ、は端子、Ｒｒ 、 Ｒ２は抵抗
を示す。 代理人 弁理士 内 原 音 尺２ ｆ −Ｖε［ 第４図 第５図
、第３図は又、別の本発明による差動増幅器の例を示す
図、 第４図は従来例を示す図、 第５図、第６図は従来例の問題点を説明する図である。 図において、■は出力増幅段、２はカレントミラー、３
は抵抗、４は信号源、５，６は電流源、Ｑ１〜Ｑ、はト
ランジスタ、Ｄ＋、Ｄｚはダイオード、Ｚ ｒ 、 Ｚ
２は負荷、Ｐ１〜Ｐ、は端子、Ｒｒ 、 Ｒ２は抵抗
を示す。 代理人 弁理士 内 原 音 尺２ ｆ −Ｖε［ 第４図 第５図
Claims (1)
- 共通ソース接続された第１、第２の接合型ＦＥＴを備え
該第１、第２の接合型ＦＥＴのゲートはそれぞれ第１、
第２の入力端子へ接続された半導体集積回路化された差
動増幅器において上記第１、第２の接合型ＦＥＴの共通
ソース接続点へゲートとソースが接続された第３の接合
型ＦＥＴに流れる電流を供給する手段を備えたことを特
徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008753A JPH01183905A (ja) | 1988-01-18 | 1988-01-18 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008753A JPH01183905A (ja) | 1988-01-18 | 1988-01-18 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183905A true JPH01183905A (ja) | 1989-07-21 |
Family
ID=11701687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008753A Pending JPH01183905A (ja) | 1988-01-18 | 1988-01-18 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183905A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10249695B3 (de) * | 2002-10-25 | 2004-05-19 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Strahlungssensor mit reduzierter Störsignalempfindlichkeit |
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
-
1988
- 1988-01-18 JP JP63008753A patent/JPH01183905A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10249695B3 (de) * | 2002-10-25 | 2004-05-19 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Strahlungssensor mit reduzierter Störsignalempfindlichkeit |
| JP2014506094A (ja) * | 2011-02-22 | 2014-03-06 | ユニバーシテット ヤギエロンスキ | 電荷計測システム |
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