KR100296663B1 - 승압회로및반도체집적회로 - Google Patents

승압회로및반도체집적회로 Download PDF

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Abstract

종래에는 전원 전압의 저전압화에 따라 MOS 용량을 사용한 승압 회로에서는 저전압측에서의 동작 마진의 저하가 문제가 되었다.
본 발명은 용량 유닛을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로로서, 상기 용량 유닛은 MOS 트랜지스터로 각각 형성되는 적어도 하나의 MOS 용량(C21)과, 상기 MOS 용량과 각각 병렬 접속되고 상호 대향하는 제1 도전 전극 및 제2 도전 전극을 가지며 상기 제1 도전 전극과 제2 도전 전극 사이에 유전체층이 개재되어 이루어지는 적어도 하나의 도전 전극 용량(C22)으로 구성된다.

Description

승압 회로 및 반도체 집적 회로{BOOSTER CIRCUIT WHOSE LOW-VOLTAGE OPERATING POINT MARGIN CAN BE EXPANDED WHILE AN INCREASE IN AREA OCCUPIED THEREBY IS SUPPRESSED}
본 발명은 승압 회로 및 이 승압 회로를 구비한 반도체 집적 회로에 관한 것으로, 특히 MOS 용량을 사용하여 전원 전압을 승압하는 승압 회로에 관한 것이다.
근래, 반도체 집적 회로는 회로의 미세화 및 대집적화와 더불어, 소비 전력을 감소하기 위해서 전원 전압(구동 전압)의 저전압화가 행해지고 있다. 그래서, 각 회로에 적합한 전압을 공급하기 위해서 전원 전압을 승압하여 공급하는 승압 회로가 사용되고 있다. 이러한 승압 회로는, 예컨대 MOS 용량을 사용하여 승압 동작을 행하도록 되어 있지만, 전원 전압의 저전압화에 따라 저전압측에서의 동작 마진의 저하가 문제로 되고 있다. 그래서, 회로의 점유 면적의 증대를 억제하면서 저전압측에서의 동작 마진을 넓힐 수 있는 승압 회로의 제공이 요망되고 있다.
종래, 반도체 집적 회로에 있어서, 외부 전원(VCC, VSS) 이외의 레벨의 전압을 이 반도체 집적 회로가 형성된 칩 내부에 이용하는 경우, 그 칩 내부에 소망하는 전위의 전압을 반도체 집적 회로 자체적으로 발생하여 사용하는 것이 행해지고 있다. 이들 전원은, 통상 내부 전원이라고 불리고 있다.
구체적으로, 예컨대 DRAM(Dynamic Random Access Memory)을 예로 들면, 메모리 셀을 구성하는 셀 트랜지스터는, 예컨대 N채널형 트랜지스터로 형성되는 것이 일반적이고, 그 임계치 전압(Vth)이 나타나지 않도록 동작시키기 위해서 상기 셀 트랜지스터의 게이트에 VCC+Vth 이상의 전위를 인가하여 동작시킬 필요가 있다. 이러한 전원 전압(VCC)보다도 높은 전위의 레벨을 승압 레벨이라고 부르고 있으며, 본 발명은 이러한 승압 레벨의 전압을 발생하는 승압 회로에 관한 것이다.
도 1은 종래의 승압 회로의 일례를 나타내는 회로도이고, 외부 전압(VCC)보다도 높은 전위의 전압(VPP)을 발생하기 위한 일반적인 승압 회로를 나타내는 것이다.
도 1에 있어서, 1은 승압 동작의 타이밍 조정을 행하기 위한 승압 타이밍 제어 회로, 2는 승압 레벨을 생성하기 위한 용량으로 구성된 승압 용량부, 그리고 3은 승압 레벨을 전하로서 유지하는 승압 회로부를 나타내고 있다.
도 1에 도시된 바와 같이, 승압 타이밍 제어 회로(1)는 P채널형 MOS 트랜지스터(TP11, TP12), N채널형 MOS 트랜지스터(TN11, TN12) 및 인버터(I10∼I19)로 구성되어 있다. 또한, 승압 회로부(3)는 P채널형 MOS 트랜지스터(TP31, TP32), N채널형 MOS 트랜지스터(TN31∼TN39) 및 용량(C30)으로 구성되어 있다. 그리고, 승압 타이밍 제어 회로(1)에는 승압 활성화 신호(pmpz)가 공급되고, 상기 승압 활성화 신호(pmpz)가 고레벨 "H" 또는 저레벨 "L"로 변이할 때마다 승압 레벨이 인가되어 고전압(VPP)을 생성할 수 있게 되어 있다.
승압 용량부(2)는 MOS 용량(C211∼C214)으로 구성되어 있다. 여기서, MOS 용량(C211∼C214)은 복수개(4개) 설치되고, 승압 동작을 제어하는 승압 활성화신호(pmpz)의 상승 및 하강 타이밍에 따라서 승압 동작을 행하도록 되어 있다.
도 2는 MOS 용량의 구성을 나타내는 도면이다. 도 2에 있어서, 참조 부호 211a는 제1 전극, 211b는 제2 전극, 그리고 211c는 절연막(SiO2막)을 나타내고 있다. 또한, G는 게이트, S는 소스, D는 드레인, CH는 소스 및 드레인 사이에 형성되는 채널, 그리고 SUB는 반도체 기판을 나타내고 있다.
도 2에 도시된 바와 같이, MOS 용량[C211(C212∼C214)]은 N채널형 MOS 트랜지스터로 형성되고, 상기 트랜지스터의 드레인(D)과 소스(S)를 접속하여 제1 전극(211a)[실제로는, 소스(S)와 드레인(D) 사이에 형성되는 채널(CH)]으로 하고, 게이트를 제2 전극(211b)으로 하여, 이들 제1 전극(211a)[소스·드레인간의 채널(CH)], 제2 전극(211b)[게이트(G)] 및 상기 소스·드레인간의 채널(CH)과 게이트(G)간의 절연막(SiO2막)(211c)에 의해 용량을 구성하도록 되어 있다.
도 3은 승압 회로의 동작을 설명하기 위한 파형도이고, 도 1의 승압 회로의 동작을 설명하기 위한 것이다. 또, 후술하는 도 5에 나타내는 승압 회로의 동작도 도 1의 승압 회로와 동일하다.
도 3의 파형도에 있어서, bp2x, bp2z, bp1z 및 bp1x는 각각 MOS 용량(C211∼C214)의 제1 전극(소스 및 드레인)에 부여되는 입력 신호를 나타내고, bp0x 및 bp0z는 각각 인버터(I18 및 I19)의 출력 신호를 나타내고 있다. 또, 도 1에 도시된 바와 같이, 이하의 설명에 있어서, p2x, p2z, p1z 및 p1x는 각각 MOS 용량(C211∼C214)의 제2 전극(게이트)으로부터 출력되는 신호를 나타내고 있다.
도 3에 도시된 바와 같이, 승압 활성화 신호(pmpz)가 저레벨 "L"에서 고레벨 "H"로 변화하면, MOS 용량(C211 및 C212)의 각 입력 신호(bp2z 및 bp2x)는 bp2z="L", bp2x="H"로 되고, 따라서, 각 출력 신호(p2z 및 p2x)는 p2z="VCC-Vth", p2x="VCC+α"(이상적으로는 "2VCC")로 된다. 이 때, MOS 용량(C213 및 C214)의 각 출력 신호(p1z 및 p1x)에 있어서, p1z는 VCC로 차지되지만, p1x는 VCC레벨에서 플로팅 된다.
이와 거의 동시에, 인버터(I18 및 I19)의 출력 신호(bp0x 및 bp0z)는, bp0x="H", bp0z="L"로 되기 때문에, 트랜지스터(TP31)는 오프 상태로 되고, 트랜지스터(TP32)는 온 상태로 된다.
그리고, MOS 용량(C214)의 입력 신호(bp1x)가 bp1x="H"로 되기 때문에, 그 출력 신호(p1x)는 p1x="VCC+α"(이상적으로는 "2VCC")로 되어, 그 전하가 트랜지스터(TP32)를 통해 고전압(고전압 전원선)(VPP)으로 보내지게 된다.
여기서, 승압 회로부(3)에 있어서의 용량(C30)은 거대 용량이고 상기 용량(C30)에 고전압(VPP)을 출력하기 위한 전하가 축적되게 된다. 즉, 용량(C30)에 축적된 전하에 의해서 고전압(VPP)을 필요로 하는 회로에 공급하도록 되어 있다.
또한, 승압 활성화 신호(pmpz)가 고레벨 "H"에서 저레벨 "L"로 변화한 경우도 동일하게, MOS 용량(C213)의 출력 신호(p1z)에 전원 전압(VCC)이 차지되고, 상기 MOS 용량(C213)의 입력 신호(bp1z)가 bp1z="H"가 되면, 상기 출력 신호(plz)는 p1z="VCC+α"로 되어, 그 전하가 트랜지스터(TP31)를 통해 고전압(고전압 전원선)(VPP)으로 보내지게 된다.
상술한 바와 같이, 예컨대 도 1에 도시된 바와 같은 종래의 승압 회로에 의해, 예컨대 전원 전압(VCC)으로부터 보다 고전위의 전압(VPP)을 발생시킬 수 있었다.
그러나, 승압 용량부(2)에 있어서의 각 용량(C211∼C214)은, N채널형 MOS 트랜지스터의 드레인 및 소스를 접속하여 제1 전극(211a)으로 하고 게이트를 제2 전극(211b)으로 한 MOS 용량으로 형성된다.
이 소자(MOS 용량)(C211∼C214)가 용량으로서 전기적으로 동작하기 위해서는, 한쌍의 대향 전극과 그 사이의 유전체로서 작용하는 구성이 존재하면 좋으며, 도 2에 도시된 바와 같이 상기 N채널형 MOS 트랜지스터의 게이트(G), 소스(S)와 드레인(D)간의 채널(CH) 및 이들 게이트(G)와 소스·드레인간의 채널(CH)간의 산화막(절연막, SiO2막)으로 용량이 구성된다.
그런데, 근래 반도체 집적 회로(예컨대, DRAM등)는 전원 전압이 저전압화되어 고전위 전원 전압(VCC)과 저전위 전원 전압(VSS)과의 전위차가 감소하는 추세에 있다. 이러한 상황 하에서 MOS 용량을 용량으로서 기능시키게 하는데 필요한 소스·드레인간의 채널 형성은 한계에 부딪히고 있다.
즉, 소스·드레인간에 채널을 형성하기 위해서는, 용량으로서 사용하는 N채널형 MOS 트랜지스터의 임계치 전압(Vth) 이상의 전위차를 상기 트랜지스터의 게이트·소스 사이에 인가하지 않으면 안되고, 상술한 승압 회로의 예에서는, 예컨대 MOS 용량(N채널형 MOS 트랜지스터)(C211)에 있어서, 트랜지스터의게이트(211b)(p2x)에는 VCC-Vth의 레벨이 프리차지되고, 그 상태에서 소스·드레인간(211a)(bp2x)에 VSS → VCC의 변화를 부여함으로써 승압 동작을 행하는 것이지만, 만일 VCC-Vth의 프리차지 레벨이 예컨대 임계치 전압(Vth) 이하가 되면 소스·드레인 사이에 채널이 생성되지 않아서 승압할 수 없는 상태로 된다.
그래서, 최근의 대책으로서는, 이 승압 용량부(2)에 사용하는 MOS 용량(C211∼C214)으로서 임계치 전압이 낮은 트랜지스터를 사용하고, 상기 임계치 전압(Vth)의 존재를 가능한 한 나타내지 않도록 하는 것이 행해지고 있다. 그러나, 이러한 대책은 근본적인 것이라고는 할 수 없다.
본 발명은 상술한 종래의 승압 회로가 갖는 과제를 감안하여 이루어진 것으로, 회로의 점유 면적의 증대를 억제하면서 저전압측에서의 동작 마진을 넓힐 수 있는 승압 회로의 제공을 목적으로 한다.
도 1은 종래의 승압 회로의 일실시예를 나타내는 회로도.
도 2는 MOS 용량의 구성을 나타내는 도면.
도 3은 승압 회로의 동작을 설명하기 위한 파형도.
도 4는 본 발명에 관한 승압 회로의 원리 구성을 나타내는 블록도.
도 5는 본 발명의 승압 회로의 일실시예를 나타내는 회로도.
도 6은 승압 회로가 형성되는 반도체 칩의 단면을 모식적으로 나타내는 도면.
도 7은 본 발명의 승압 회로가 적용되는 반도체 집적 회로를 모식적으로 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명〉
1 : 승압 타이밍 제어 회로
2 : 승압 용량부
3 : 승압 회로부
100 : 승압 회로
200 : 기능 회로
C21, C211∼C214 : MOS 용량
C22, C221∼C224 : 도전 전극 용량
본 발명에 의하면, 용량 수단을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로로서, 상기 용량 수단을, MOS 트랜지스터로 이루어진 MOS 용량과, 상기 MOS 용량에 대하여 병렬로 접속되고 서로 대향하는 제1 도전 전극 및 제2 도전 전극과 상기 제1 및 제2 도전 전극간의 유전체층을 구비한 도전 전극 용량으로 구성한 것을 특징으로 하는 승압 회로가 제공된다.
본 발명의 승압 회로에 의하면, MOS 용량에 대하여 도전 전극 용량을 병렬로 접속하여 용량 수단을 구성하도록 되어 있다. 이에 의해, 회로의 점유 면적의 증대를 억제하면서 저전압측에서의 동작 마진을 넓힐 수 있는 승압 회로를 제공할 수있다. 또, 본 발명의 승압 회로는 1칩으로 구성된 여러 가지 반도체 집적 회로에 적용할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 승압 회로의 실시예를 설명한다.
도 4는 본 발명에 따른 승압 회로의 원리 구성을 나타내는 블록도이다. 도 4에서, 참조 부호 1은 승압 동작의 타이밍 조정을 행하기 위한 승압 타이밍 제어 회로, 2는 승압 레벨을 생성하기 위한 용량으로 구성된 승압 용량부, 그리고 3은 승압 레벨을 전하로서 유지하는 승압 회로부를 나타내고 있다.
도 4에 도시된 바와 같이, 승압 용량부(2)는 MOS 용량(C21) 및 상기 각 MOS 용량(C21)에 대하여 병렬로 접속된 도전 전극 용량(C22)으로 구성되어 있다. 즉, 승압 용량부(2)의 MOS 용량(C21)에 대하여 병렬로 도전 전극 용량(C22)을 접속하도록 되어 있다.
도전 전극 용량(C22)(C221:도 6 참조)은, 대향하는 제1 도전 전극(221a)과 제2 도전 전극(221b)을 구비하고, 상기 제1 도전 전극 및 제2 도전 전극과 이들 제1 도전 전극과 제2 도전 전극 사이에 설치된 유전체층(절연층:221c)에 의해 용량을 구성하도록 되어 있다. 도전 전극 용량(C22)은, 예컨대 칩내의 배선층간 막 두께에 의해 형성하는 것이 가능하고, 평행 평판 용량과 전기적으로 등가이다.
MOS 용량(C21)(C211: 도 6 참조)은 도 2에 나타낸 것과 동일하고 N채널형 MOS 트랜지스터로 형성되며, 상기 트랜지스터의 드레인(D)과 소스(S)를 접속하여 제1 전극(211a)[실제로는, 소스(S) 및 드레인(D)간에 형성되는 채널(CH)]으로 하고, 게이트(G)를 제2 전극(211b)으로 하며, 이들 제1 전극, 제2 전극 및 상기 소스·드레인간의 채널과 게이트간의 절연막(SiO2막)(211c)으로 용량을 구성하도록 되어 있다.
도전 전극 용량(C22)에는 임계치 전압(Vth)이 존재하지 않기 때문에, MOS 용량(C21)에 비하여 저전압측에서의 동작 마진을 넓힐 수 있다. 그러나, 이 도전 전극 용량(C22)은, 예컨대 배선층간 막 두께에 의해서 형성되기 때문에 그 막의 두께 관리는 정밀하게 행해지지 않고 그 용량치는 차이가 나게 된다. 또, 도전 전극 용량(C22)은 트랜지스터에 비하여 산화막의 두께가 2자릿수 이상 커지는 것이 일반적이기 때문에, MOS 용량과 같은 정도의 용량치를 얻고자 하면 도전 전극 용량(C22)의 소자 면적이 상당히 커지게 된다.
그래서, 도전 전극 용량(C22)의 용량치를 MOS 용량(C21)의 용량치보다도 작게 되도록 설정하여, 도전 전극 용량(C22)의 용량치가 차이가 나도 전체 용량치[병렬 접속된 MOS 용량(C21)과 도전 전극 용량(C22)의 합성 용량치]에 큰 영향을 부여하지 않게 하는 것이 바람직하다. 또한, 승압 회로(용량)의 점유 면적을 생각한 경우에는, 예컨대 도전 전극 용량(C22)을 구성하는 제1 및 제2 도전 전극의 크기[도전 전극 용량(C22)에 관여하는 제1 도전 전극과 제2 도전 전극이 겹치는 부분의 크기]가 MOS 용량(C21)을 구성하는 MOS 트랜지스터의 게이트[MOS 용량(C21)에 관여하는 게이트 부분의 크기]보다도 작게 설정하는 것이 바람직하다. 이 경우에도, 도전 전극 용량(C22)의 용량치는 MOS 용량(C21)의 용량치보다도 작아지게 된다. 즉, 도전 전극 용량(C22)은 임계치 전압(Vth)을 갖는 MOS 용량(C21)에 대하여 저전압측에서의 동작 마진을 넓힐 수 있을 정도로 큰 용량치인 것으로서 구성하면 좋다.
도 5는 본 발명의 승압 회로의 일실시예를 나타내는 회로도이다. 도 5에서, 참조 부호 1은 승압 동작의 타이밍 조정을 행하기 위한 승압 타이밍 제어 회로, 2는 승압 레벨을 생성하기 위한 용량으로 구성된 승압 용량부, 그리고 3은 승압 레벨을 전하로서 유지하는 승압 회로부를 나타내고 있다.
도 5에 나타낸 바와 같이, 승압 타이밍 제어 회로(1)는 P채널형 MOS 트랜지스터(TP11, TP12), N채널형 MOS 트랜지스터(TN11, TN12) 및 인버터(I10∼I19)로 구성되어 있다. 또한, 승압 회로부(3)는 P채널형 MOS 트랜지스터(TP31, TP32), N채널형 MOS 트랜지스터(TN31∼TN39) 및 용량(C30)으로 구성되어 있다. 또한, 승압 타이밍 제어 회로(1)에는 승압 활성화 신호(pmpz)가 공급되고 상기 승압 활성화 신호(pmpz)가 고레벨 "H" 또는 저레벨 "L"로 변이할 때마다 승압 레벨이 인가되어 고전압(VPP)을 생성할 수 있게 되어 있다.
승압 용량부(2)는 MOS 용량(C211∼C214) 및 상기 각 MOS 용량(C211∼C214)에 대하여 각각 병렬로 접속된 도전 전극 용량(C221∼C224)에 의해 구성되어 있다. 즉, 도 5에 나타내는 본 실시예의 승압 회로는 상기한 도 1에 나타내는 승압 회로에 있어서, 승압 용량부(2)의 MOS 용량(C211∼C214)에 대하여 각각 병렬로 도전 전극 용량(C221∼C224)을 설치하도록 되어 있다. 여기서, 병렬 접속된 MOS 용량(C211∼C214) 및 도전 전극 용량(C221∼C224)은 복수조(4조) 설치되고, 승압 동작을 제어하는 승압 활성화 신호(pmpz)의 상승 및 하강 타이밍에 따라서 승압 동작을 행하도록 되어 있다.
각 도전 전극(C221∼C224)은 각각 대향하는 제1 도전 전극과 제2 도전 전극을 구비하며, 상기 제1 도전 전극(221a), 제2 도전 전극(221b) 및 상기 제1 도전 전극과 제2 도전 전극 사이에 설치된 유전체층(절연층(221c))에 의해 용량을 구성하도록 되어 있다. 또, 도 5에 나타내는 승압 회로의 동작은 도 3을 참조하여 설명한 도 1의 승압 회로의 동작과 완전히 동일하기 때문에 그 설명은 생략한다.
도 6은 승압 회로가 형성되는 반도체 칩의 단면을 모식적으로 나타내는 도면이고, 반도체 칩은 폴리실리콘이 3층(P1L∼P3L)이고 메탈(알루미늄)이 3층(M1L∼M3L)인 다층 배선 구조로 형성되어 있다.
도 6에 도시한 바와 같이, MOS 용량(C211)은, 예컨대 N채널형 MOS 트랜지스터로 형성되고 상기 트랜지스터의 드레인(D) 및 소스(S)를 접속하여 제1 전극(211a)[실제로는, 소스(S)와 드레인(D)간에 형성되는 채널(CH)]으로 하고, 게이트를 제2 전극(211b)으로 하며, 이들 제1 전극(211a)[소스·드레인간의 채널(CH)], 제2 전극(211b)[게이트(G)] 및 상기 소스·드레인간의 채널(CH)과 게이트(G)간의 유전체층(절연막:SiO2막)(211c)으로 용량을 구성하도록 되어 있다.
또한, 도전 전극 용량(C221)은 대향하는 제1 도전 전극(221a)과 제2 도전 전극(221b)을 구비하고, 상기 제1 도전 전극(221a)과 제2 도전 전극(221b)[겹치는 영역에서의 제1 도전 전극(221a)과 제2 도전 전극(221b)] 및 이들 제1 도전 전극과 제2 도전 전극 사이에 설치된 유전체층(221c)(층간 절연막: SiO2막이나 Si3N4막 등]으로 용량을 구성하도록 되어 있다.
여기서, 도 6에 나타낸 바와 같이, 도전 전극(C221)은 제1 도전 전극(221a)을 최하층의 금속 배선층(M1L)으로 하고, 제2 도전 전극(221b)을 최상층의 폴리실리콘층(P3L)으로 하여 구성되어 있다. 또, 제1 도전 전극(221a) 및 제2 도전 전극(221b)은 다층 배선의 인접한 도전층, 예를 들면 최하층의 폴리실리콘층(P1L)과 그 위의 제2 층째의 폴리실리콘층(P2L)으로 하여 구성하여도 좋지만, 반드시 인접한 도전층에 한정되는 것은 아니다. 즉, 제1 도전 전극(221a)을 최하층의 금속 배선층(M1L)으로 하고, 제2 도전 전극(221b)을 제2 층째의 폴리실리콘층(P2L)으로 하여 구성하여도 좋다.
또한, 제1 도전 전극(221a) 및 제2 도전 전극(221b)의 평면성, 즉 양 전극간의 유전체층의 두께의 균일성을 고려할 때, 이들 제1 도전 전극(221a) 및 제2 도전 전극(221b)은 반도체 기판(SUB)에 가까운 도전층으로 구성하는 것이 바람직하다. 또, 제1 도전 전극(221a) 및 제2 도전 전극(221b)의 면적을 크게 하면, 이들 전극(221a, 221b)과 인접한 다른 전극 사이에 기생 용량이 발생하기 때문에, 예컨대 도 6에 있어서 제1 도전 전극(221a)[최하층의 금속 배선층(M1L)]과 그 위의 제2 층째의 금속 배선층(M2L) 사이에 기생 용량이 발생하기 때문에, 도전 전극 용량(C221)의 용량치[전극(221a, 221b)의 면적]를 필요 이상으로 크게 하는 것은 바람직하지 못하다.
도 7은 본 발명의 승압 회로가 적용되는 반도체 집적 회로를 모식적으로 나타내는 블록도이다. 도 7에 도시한 바와 같이, 반도체 집적 회로는, 예컨대 1칩(one chip IC)으로 구성되고, 승압 회로(100) 및 기능 회로(200)를 구비하고 있다. 승압 회로(100)의 출력 전압(VPP)은 기능 회로(200)에 공급되어, 상기 기능 회로(200)에서 소정의 동작을 행하기 위한 전압으로서 사용된다. 구체적으로, 기능 회로(200)는 예컨대 DRAM이고, 어드레스 신호에 따라서 소정의 메모리 셀을 선택하기 위한 고전압으로서 또는 상기 메모리 셀의 선택용 고전압을 발생하기 위해서 사용되는 전압으로서 이용된다. 또, 반도체 집적 회로(기능 회로)로서는 승압 전압을 사용하는 다양한 것을 생각할 수 있고, 본 발명의 승압 회로는 그것들에 폭넓게 적용할 수 있다.
이상, 상세히 기술한 바와 같이, 본 발명의 승압 회로에 의하면, MOS 용량과 병렬로 도전 전극 용량을 접속함으로써 회로의 점유 면적의 증대를 억제하면서 저전압측에서의 동작 마진을 넓힐 수 있다.

Claims (12)

  1. 용량 유닛을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로에 있어서,
    상기 용량 유닛은,
    MOS 트랜지스터로 각각 형성되는 적어도 하나의 MOS 용량과;
    상기 MOS 용량에 대하여 각각 병렬 접속되고, 상호 대향하는 제1 도전 전극 및 제2 도전 전극과 상기 제1 도전 전극과 제2 도전 전극 사이에 개재된 유전체층을 각각 구비하는 적어도 하나의 도전 전극 용량을 포함하며, 상기 도전 전극 용량의 용량치는 상기 각 MOS 용량의 용량치보다 작게 설정되는 것을 특징으로 하는 승압 회로.
  2. 용량 유닛을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로에 있어서,
    상기 용량 유닛은,
    MOS 트랜지스터로 각각 형성되는 적어도 하나의 MOS 용량과;
    상기 MOS 용량에 대하여 각각 병렬로 접속되고, 상호 대향하는 제1 도전 전극 및 제2 도전 전극과 상기 제1 도전 전극과 제2 도전 전극 사이에 개재된 유전체층을 각각 구비하는 적어도 하나의 도전 전극 용량을 포함하며, 상기 각 도전 전극 용량을 구성하는 상기 제1 도전 전극 및 제2 도전 전극의 크기는 상기 각 MOS 용량을 구성하는 상기 MOS 트랜지스터의 게이트보다 작게 설정되는 것을 특징으로 하는 승압 회로.
  3. 제2항에 있어서, 상기 각 도전 전극 용량의 상기 제1 도전 전극은 다층 배선의 제1 도전층으로 형성되고, 상기 각 도전 전극 용량의 상기 제2 도전 전극은 다층 배선의 제2 도전층으로 형성되며, 상기 유전체층은 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 층간 절연막으로 형성되는 것을 특징으로 하는 승압 회로.
  4. 제3항에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 인접하는 도전층인 것을 특징으로 하는 승압 회로.
  5. 제4항에 있어서, 상기 제1 도전층은 최하층의 금속 배선층이고 상기 제2 도전층은 최상층의 폴리실리콘층인 것을 특징으로 하는 승압 회로.
  6. 제3항에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 반도체 기판에 인접한 도전층인 것을 특징으로 하는 승압 회로.
  7. 용량 유닛을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로와, 상기 승압 회로의 출력 전압을 수신하고 1칩 회로로서 형성되는 기능 회로로 구성된 반도체 집적 회로에 있어서,
    상기 용량 유닛은,
    MOS 트랜지스터로 각각 형성되는 적어도 하나의 MOS 용량과;
    상기 MOS 용량에 대하여 각각 병렬로 접속되고, 상호 대향하는 제1 도전 전극 및 제2 도전 전극과 상기 제1 도전 전극과 제2 도전 전극 사이에 개재된 유전체층을 각각 구비하는 적어도 하나의 도전 전극 용량을 포함하며, 상기 도전 전극 용량의 용량치는 상기 각 MOS 용량의 용량치보다 작게 설정되는 것을 특징으로 하는 반도체 집적 회로.
  8. 용량 유닛을 사용하여 제1 전압을 승압하여 제2 전압을 발생하는 승압 회로와, 상기 승압 회로의 출력 전압을 수신하고 1칩 회로로서 형성되는 기능 회로로 구성된 반도체 집적 회로에 있어서,
    상기 용량 유닛은,
    MOS 트랜지스터로 각각 형성되는 적어도 하나의 MOS 용량과;
    상기 MOS 용량에 대하여 각각 병렬로 접속되고, 상호 대향하는 제1 도전 전극 및 제2 도전 전극과 상기 제1 도전 전극과 제2 도전 전극 사이에 개재된 유전체층을 각각 구비하는 적어도 하나의 도전 전극 용량을 포함하며, 상기 각 도전 전극 용량을 구성하는 상기 제1 도전 전극 및 제2 도전 전극의 크기는 상기 각 MOS 용량을 구성하는 상기 MOS 트랜지스터의 게이트보다 작게 설정되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 각 도전 전극 용량의 상기 제1 도전 전극은 다층 배선의 제1 도전층으로 형성되고, 상기 각 도전 전극 용량의 상기 제2 도전 전극은 다층 배선의 제2 도전층으로 형성되며, 상기 유전체층은 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 층간 절연막으로 형성되는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서, 상기 제1 도전층과 상기 제2 도전층은 인접하는 도전층인 것으로 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 제1 도전층은 최하층의 금속 배선층이고, 상기 제2 도전층은 최상층의 폴리실리콘층인 것을 특징으로 하는 반도체 집적 회로.
  12. 제9항에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 반도체 기판에 인접한 도전층인 것을 특징으로 하는 반도체 집적 회로.
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