JPS6244068A - 電圧昇圧回路 - Google Patents

電圧昇圧回路

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JPS6244068A
JPS6244068A JP18359085A JP18359085A JPS6244068A JP S6244068 A JPS6244068 A JP S6244068A JP 18359085 A JP18359085 A JP 18359085A JP 18359085 A JP18359085 A JP 18359085A JP S6244068 A JPS6244068 A JP S6244068A
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JP
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voltage
capacitor
inverter
diode
output
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JP18359085A
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Mitsuo Oshima
光雄 大島
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、軽負荷用の電圧昇圧回路に関するものである
(従来の技術) 小型、軽量を要求される電子り」二計算機、電子腕時計
等の各種の電子装乙には、゛iミニ電圧を昇圧するため
の小型で消費電力の少ない電圧昇圧回路が使用されてい
る。
従来、このような分野の技術としては、特公昭57−2
1937号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。
第2図は従来の電圧昇圧回路の一構成例を示す回路図で
ある。
この′電圧昇圧回路は、エンハンスメントY−1のMO
S )ランジスタ(以下、MOSという)を用いた相補
型MO9)ランジスタ(以下、0%O8という)で構成
されており、入力電圧−Vlを入力する入力端子i、制
御信号φを入力する入力端子2、出力″電圧v2を出力
する出力端子3.エンハンスメント型のNチャネルMO
5)ランジスタ(以ド、NMOSとI、sう)4,5、
インバータ6.7,8、及びコンデンサ9.lOを備え
ている。
ここで、NMOS4は、そのドレインが入力端子lに、
そのソースがNMOS5のドレインに、そのゲートがイ
ンバータフの出力端に、それぞれ接続されている。NM
OS5は、そのソースが出力端子3及びグランドに接続
されたコンデンサ10に、そのゲートがインバータ8の
出力端に、それぞれ接続されている。 NMOS4.5
は、その各ソースがN型店板内に形成された各P型の分
#層(以下、Pウェルという)とそれぞれ共通接続され
ていわゆるフローティングサブストレートとなっており
、さらに各p−ウェル間が分離されている。
インへ−夕6,7.8は、それぞれPチャネルMOSト
ランジスタ(以下、PMOSという) 6−1.7−1
゜8−1及び8MO58−2,?−2.8−2からなる
C140Sで構成されている。
インバータ6は、その入力端が入力端子2に。
その出力端がコンデンサ9を介してNMOS4のソース
側にそれぞれ接続され、制御信号φを反転させてコンデ
ンサ9の一端の電圧を変化させる。
インバータ7.8は8MO34,5のゲートをそれぞれ
制御するもので、一方のインバータ7はその入力端が入
力端子2に、その出力端が他方のインへ−夕8の入力端
及びNMOS4のゲートに、そのPMOS側のソースが
グランドに、そのNMOS側のソースがNMOS4のド
レイン側に、それぞれ接続されている。他方のインバー
タ8は、その出力端がNMOS5のゲートに、そのPM
OS側のソースがグランドに、そのNMOS側のソース
がNMOS5のソース側に、それぞれ接続されている。
次に、動作について説明する。
この電圧昇圧回路は、制御性t)φの“H”レベルと゛
°L゛°レベルの繰り返しにより、入力電圧−Vlの2
倍の出力電圧v2を得る回路である。
(1)制御信号φがH”レベルの時 インバータ6.7の出力が″H″レベルで、インバータ
8の出力が“L”となるため、NN094がオン状態、
NMOS5がオフ状態となる。NMOS4のオンにより
、コンデンサ9の一方の電位は入力電圧−Vlとなる。
コンデンサ9の他方は、インバータ6の出力が゛H″レ
ベルであるため、グランド電位となる。
(2)制御信号φが°H”レベルの時 NMOS4は、このゲート電位がNMOS5のソース電
位と等しくなるため、オフ状態となる。制御信号φが“
H″レベルなると、インバータ6の出力が°゛L”レベ
ルとなるため、そのインバータ6に接続されたコンデン
サ9の他方の電位が−Vlとなる。その結果、コンデン
サ9の両電極間には一2V1の電位がかかり、これによ
りNMOS4のソース電位が一2V1となる。この際、
制御信号φの゛°HルベルによってNMOS5がオン状
7Bにあるため、電位−2V1が出力電圧v2として得
られる。
(発明が解決しようとする問題点) しかしながら、上記構成の電圧昇圧回路では、次のよう
な理由により、■フローティングサブストレート構造を
とらざるを得ないために、インバータ7.8の持つ寄生
容はによって電圧変換効率の低下、■負の倍電圧は得ら
れるが正の出力電圧は得られない、■製造プロセスのば
らつきによるMOS4.5における閾値電圧のばらつき
のために電圧再現性が悪いという問題点があった。さら
に、■正の出力電圧を再現性良く得るには、他の電圧昇
圧回路を設ける必要があるという問題点があった。
■電圧変換効率の低下の点 従来回路の場合、エンハンスメント型のNMOS4.5
 ヲ使用しているので、そのソース側の電圧上昇を行な
わせる側に入力電圧−Vlを入れるためには、ソースと
サブストレート電位を共通にしたトランジスタでなけれ
ばならない、そのため、NMOS4.5は、サブストレ
ートを浮かすために。
Pウェル構造か、あるいはそれと同等のP型層内に製作
しておかなければならないという制約が出でくる。する
と、N)+OS4.5をオフ状態にするためには、その
ゲートに(ソース電圧十闇値電圧)以下のゲート電圧を
印加する必要がある。
このように、NMOS4.5はそれをPウェル内に形成
するようなフローティングサブストレート構造にせざる
得ない、さらにこのNMOS4.5を制御するインバー
タ7.8は、NMOS4.5のソース電位を卜昇させた
ときでも、NMOS4.5のゲートにかかるオフ状態の
電位が前記条件を満足しなければならないので、該イン
バータ7.8のソースをNI’1OS4.5のソースと
共通接続しておかざるを得なかった。
ところが、このような回路構成にした場合、インバータ
7.8の持つ寄生容量により、コンデンサ9での電圧変
換効率が悪くなる。
■正の出力電圧が得られない点 エンハン、スメント型のNMOS4.5で入出力端子1
.3間を開、閉するため、正の出力電圧が得られない。
一般的に、8MO5で構成された半導体集積回路は、グ
ランドを基準として正の電圧を使用することが多いため
、従来の電圧昇圧回路では使用しにくいという問題点が
あった。
(3)前記■の問題点を解決する方法として、入力電圧
からNMOS4の閾値電圧VTを引いた電圧値を入力端
子lに入力して正の電圧1昇を行なわせることもできる
が、閾値VTは製造プロセスでばらつくため、電圧再現
精度が悪くなる。
に)前記■の問題点を解決する他の方法として、NMO
S4.5のゲートを電源電圧よりも高い電圧で制御する
方法もある。ところが、このような高いゲート電圧を得
るためには、別の電圧昇圧回路が必要となるため、回路
構成上の無駄を生じる。
以上ノように、エンハンスメント型のMOSを用いた電
圧昇圧回路には多くの問題点があった。
本発明は、前記従来技術が持っていた問題点として、′
を正変換効率の低い点、°正の電圧上昇が行なえない点
、電圧再現性が悪い点、他の電圧昇圧回路を必要とする
点について解決した電圧昇圧回路を提供するものである
(問題点を解決するための手段) 本発明は前記問題点を解決するために、電圧昇圧回路に
おいて、第1の電極が入力端子に第2の電極が順方向の
ダイオードを介して出力端子にそれぞれ接続され第1の
制御信号によりオン、オフ動作を行なうデプレッション
の型MO5と、前記第1の電極に直列接続され前記第1
の制御信号と同期した第2の制御信号により前記入力端
子にテえられる電圧を反転して出力端から出力するイン
バータと、このインバータの出力端と前記第2の電極と
の間に並列接続された第1のコンデンサと、前記ダイオ
ードと出力端子との間に接続された電圧保持用の第2の
コンデンサとを備えたものである。
(作 用) 本発明によれば、以上のように電圧昇圧回路を構成した
ので、デプレッション型のMOSとインバータとのオン
、オフ動作により、入力電圧を上昇させて第1のコンデ
ンサに保持させ、その電圧をダイオードを通して第2の
コンデンサに蓄桔保持させる。これにより、入力端子を
清定値まで上昇させた正の出力電圧が取出せる。したが
って、前記問題点を除去できるのである。
(実施例) 第1図は本発明の第1の実施例を示す電圧昇圧回路の回
路図である。
この電圧昇圧回路は、正の入力電圧VDDが印加される
入力端子11、第1の制御信号φlが入力される入力端
子12−1、第2の制御信号φ2が入力される入力端子
12−2、正の出力電圧VOが出力される出力端子13
、デプレッション型のMOS14.  抵抗負荷型のイ
ンバータ15、第1と第2のコンデンサ16.1?、及
びダイオード18を備えている。
MOS 14は、そのソース(第1の電極)が入力端子
11に、そのドレイン(:tS2の電極)が結合点Aに
、そのゲートが入力端子12−1にそれぞれ接続されて
いる。
MOS14のソースとグランド(電位VSS)との間に
は、インバータ15が接続されている。インバータ15
は、A荷抵抗15−1とエンハンスメント型のNMOS
15−2との直列回路で構成されている。
NMOS15−2は、そのソースがグランドに、そのド
レインが負荷抵抗15−1を介してMOS14のソース
に。
そのゲートが入力端子12−2にそれぞれ接続され、入
力端子12−2にγえられる制御信号φ2を反転して出
力端Bから出力する。
その出力端Bと結合点Aとの間には、第1のコンデンサ
16が接続されている。結合点Aにはダイオード18の
アノード側が接続され、そのダイオード18のカソード
側が結合点Cを介して出力端子13に接続されている。
さらに、結合点Cとグランドの間には電圧保持用の第2
のコンデンサ17が分岐結合されている。
次に、第3図の電圧波形図を参照しつつ動作を説明する
この電圧昇圧回路は、第1と第2の制御信号φl、φ2
の4 HHレベルと″L″レベルの繰り返しにより、入
力電圧vDDを昇圧して正の出力電圧vOを得るもので
ある。
先ず、動作開始時toに制御信号φ2がH”レベルにな
ると、インバータ15のNMOS+5−2がオンし、出
力端Bの電位が入力電圧VDDから電位VEへ降下する
。゛上位VEは1次式のようになる。
但し、RL、負荷抵抗15−1の抵抗値。
R; NMOS+5−2のオン時の抵抗時。
式(1)において、通常RL))Hに選定されるため、
電位VEは、次式のようになる。
出力端Bの電位VEEがグランド′心位vss近くまで
降下し、制御信号φ】が°°H”レベルになると、MO
S14が完全なオン状態となり、結合点Aの電位がVD
Dとなる。
次いで、制御信号φlが“L”レベルになると、MOS
14が力7トオフ状態となり、結合点Aに電位VOOが
保持される。
その後、時刻tlにおいて、制御信号φ2が”Lパレベ
ルになると、 NMOS15−2がオフし、インバータ
15の出力端Bが電位VDDに上昇する。その結果、コ
ンデンサ16の働きにより、結合点Aの電位が2VDD
にまで一ヒHする。この際、MOS14はカットオフ状
態のままである。
結合点Cおいて、ダイオード18を通して電圧が現われ
、その電圧値が(2VDD−VF)となる。(El、 
L、VFはダイオード18の順方向電圧降下分である。
この電圧(2VDD−VF)は、コンデンサ17に蓄積
保持され、出力電圧vOとして出力端子13から出力さ
れる。
ここで、出力電圧vOは(2VDD−VF)であるが、
この値はコンデンサ18.17の各界rlLcl、02
に関係し、(A>>02であれば、制御信号φl、φ2
の1個のパルスで電位(2VDD−VF)が得られる。
逆に、01<02であると、制御信号φl、φ2におけ
る複数個のパルスの印加後に、電位(2VDD−VF)
が出力端子13に現われる。
コンデンサ17に保持された電圧は、出力端子13に接
続される負荷により、微小電圧ΔVだけ低減するが、負
荷に対してコンデンサl?の容rILC2を七分大きく
選択すれば、平らな正の電圧(2VDD−VF)を得る
ことができる。
而して、本実施例によれば、第1のコンテ〉′す16の
初期充電用の制御スイッチとしてデプレッション型のM
OS14を採用すると共に、ダイオード18及び第2の
コンデンサ17からなる電圧保持回路で第1のコンデン
サ16の電圧を保持するようにしたので、次のような利
点がある。
MOS14を通してコンデンサ1Gを初期充電し、結合
点Aの電位をVDDにした後、インバータ出力端Bの電
位をグランド電位vSSに近いVEからVDDへ上昇さ
せ、その上昇分を前記結合点Aの電位VDDに重畳させ
て出力するので、精度の良い正の電圧と外植が得られる
。ここで、結合点Cに現われる出力電圧vOは、結合点
Aの電位に対してダイオード18の順方向電圧降下分V
Fだけ低い電位となるが、その順方向電圧降下分VFに
対しては、製造ばらつきも教壇マと小さくできるため、
再現精度の良い電圧上昇値が得られる。さらに、本実施
例では、回路票子数も少なく、しかもNウェルCMOS
構造にて容易に製作しうるので、半導体デバイス構造が
簡単になり、を導体基板への搭載面桔を小さくできる。
:FS4図は本発明の第2の実施例を示す電圧昇圧回路
の回路図であり、第1図中の要素と同一の要素には同一
の符号が付されている。
そしてこの実施例が第1の実施例と異なる点は、一方の
入力端子12−1を省略し、MOS14のゲートを他方
の入力端子12−2に接続したことである。
このようにすれば、インバータ15の伝搬遅延時間によ
り、第3図における制御信号φ1とφ2のタイミ〉′グ
とほぼ同様のタイミングで、MOS+4.15−2をオ
ン、オフでき、これによってルj御信号φ1゜φ2間の
タイミングの簡素化が計れる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、次のようなものが
ある。
(i)第1図および第4図において、インバータ15を
0MO5で構成してもよい、この場合、その出力端Bに
おける“L”レベル電位がVSSとなるため、結合点A
において正確に電位2VDDが得られ、これによって電
圧上昇の再現性がさらに良くなる。
(11)コンデンサ18.17やダイオード18は、M
OS構造で形成することもでき、さらに第1図及び第4
図の回路に他の回路素子を付加して正確に出力電圧2V
DDを得ることも可能である。
(発明の効果) 以1詳細に説明したように、本発明によれば、第1のコ
ンデンサの初期充電用制御スイッチとしてデプレッショ
ン型のF4osを使用し、第1のコンデンサの電圧をダ
イオードを通して第2のコンデンサで保持するようにし
たので、少ない回路構成素子数で、再現精度の高い正の
電圧と拝領が得られるという効果が期待できる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す電圧昇圧回路の回
路図、第2図は従来の電圧昇圧回路の回路図、第3図は
第1図の回路各部の電圧波形図、第4図は本発明の第2
の実施例を示す電圧昇圧回路の回路図である。 11・・・・・・入力端子、13・・・・・・出力端子
、14・・・・・・デプレッション型のMOS、15・
・・・・・インバータ、18.17・・・・・・第1と
第2のコンデンサ、18・・・・・・ダイオード、VD
D・・・・・・入力電圧、vO・・・・・・出力電圧、
φl。 φ2・・・・・・第1と第2の制御信号。 出願人代理人   柿  本  恭  成第1図 杢発明の他の電圧昇圧回路 欅A口

Claims (1)

  1. 【特許請求の範囲】 1、第1および第2の電極を有しその第1の電極が入力
    端子にその第2の電極が順方向のダイオードを介して出
    力端子にそれぞれ接続され、第1の制御信号に基づき該
    入出力端子間をオン、オフ状態にするデプレッション型
    のMOSトランジスタと、 前記第1の電極に直列接続され、前記第1の制御信号に
    同期した第2の制御信号に基づき前記入力端子に与えら
    れる電圧を反転して出力端から出力するインバータと、 前記インバータの出力端と前記MOSトランジスタの第
    2の電極との間に並列接続された第1のコンデンサと、 前記ダイオードと出力端子との間に接続され、前記第1
    のコンデンサの蓄積電荷を前記ダイオードを通して蓄積
    保持する第2のコンデンサとを備えたことを特徴とする
    電圧昇圧回路。 2、前記第1と第2の制御信号は、同一のクロック信号
    からなる特許請求の範囲第1項記載の電圧昇圧回路。
JP18359085A 1985-08-21 1985-08-21 電圧昇圧回路 Pending JPS6244068A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100296663B1 (ko) * 1997-04-03 2001-08-07 아끼구사 나오유끼 승압회로및반도체집적회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070965A (ja) * 1983-09-26 1985-04-22 Oki Electric Ind Co Ltd 電圧昇圧回路

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