JPS6244068A - 電圧昇圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、軽負荷用の電圧昇圧回路に関するものである
。

（従来の技術） 小型、軽量を要求される電子り」二計算機、電子腕時計
等の各種の電子装乙には、゛ｉミニ電圧を昇圧するため
の小型で消費電力の少ない電圧昇圧回路が使用されてい
る。

従来、このような分野の技術としては、特公昭５７−２
１９３７号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。

第２図は従来の電圧昇圧回路の一構成例を示す回路図で
ある。

この′電圧昇圧回路は、エンハンスメントＹ−１のＭＯ
Ｓ　）ランジスタ（以下、ＭＯＳという）を用いた相補
型ＭＯ９）ランジスタ（以下、０％Ｏ８という）で構成
されており、入力電圧−Ｖｌを入力する入力端子ｉ、制
御信号φを入力する入力端子２、出力″電圧ｖ２を出力
する出力端子３．エンハンスメント型のＮチャネルＭＯ
５）ランジスタ（以ド、ＮＭＯＳとＩ、ｓう）４，５、
インバータ６．７，８、及びコンデンサ９．ｌＯを備え
ている。

ここで、ＮＭＯＳ４は、そのドレインが入力端子ｌに、
そのソースがＮＭＯＳ５のドレインに、そのゲートがイ
ンバータフの出力端に、それぞれ接続されている。ＮＭ
ＯＳ５は、そのソースが出力端子３及びグランドに接続
されたコンデンサ１０に、そのゲートがインバータ８の
出力端に、それぞれ接続されている。　ＮＭＯＳ４．５
は、その各ソースがＮ型店板内に形成された各Ｐ型の分
＃層（以下、Ｐウェルという）とそれぞれ共通接続され
ていわゆるフローティングサブストレートとなっており
、さらに各ｐ−ウェル間が分離されている。

インへ−夕６，７．８は、それぞれＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）　６−１．７−１
゜８−１及び８ＭＯ５８−２，？−２．８−２からなる
Ｃ１４０Ｓで構成されている。

インバータ６は、その入力端が入力端子２に。

その出力端がコンデンサ９を介してＮＭＯＳ４のソース
側にそれぞれ接続され、制御信号φを反転させてコンデ
ンサ９の一端の電圧を変化させる。

インバータ７．８は８ＭＯ３４，５のゲートをそれぞれ
制御するもので、一方のインバータ７はその入力端が入
力端子２に、その出力端が他方のインへ−夕８の入力端
及びＮＭＯＳ４のゲートに、そのＰＭＯＳ側のソースが
グランドに、そのＮＭＯＳ側のソースがＮＭＯＳ４のド
レイン側に、それぞれ接続されている。他方のインバー
タ８は、その出力端がＮＭＯＳ５のゲートに、そのＰＭ
ＯＳ側のソースがグランドに、そのＮＭＯＳ側のソース
がＮＭＯＳ５のソース側に、それぞれ接続されている。

次に、動作について説明する。

この電圧昇圧回路は、制御性ｔ）φの“Ｈ”レベルと゛
°Ｌ゛°レベルの繰り返しにより、入力電圧−Ｖｌの２
倍の出力電圧ｖ２を得る回路である。

（１）制御信号φがＨ”レベルの時 インバータ６．７の出力が″Ｈ″レベルで、インバータ
８の出力が“Ｌ”となるため、ＮＮ０９４がオン状態、
ＮＭＯＳ５がオフ状態となる。ＮＭＯＳ４のオンにより
、コンデンサ９の一方の電位は入力電圧−Ｖｌとなる。

コンデンサ９の他方は、インバータ６の出力が゛Ｈ″レ
ベルであるため、グランド電位となる。

（２）制御信号φが°Ｈ”レベルの時 ＮＭＯＳ４は、このゲート電位がＮＭＯＳ５のソース電
位と等しくなるため、オフ状態となる。制御信号φが“
Ｈ″レベルなると、インバータ６の出力が°゛Ｌ”レベ
ルとなるため、そのインバータ６に接続されたコンデン
サ９の他方の電位が−Ｖｌとなる。その結果、コンデン
サ９の両電極間には一２Ｖ１の電位がかかり、これによ
りＮＭＯＳ４のソース電位が一２Ｖ１となる。この際、
制御信号φの゛°ＨルベルによってＮＭＯＳ５がオン状
７Ｂにあるため、電位−２Ｖ１が出力電圧ｖ２として得
られる。

（発明が解決しようとする問題点） しかしながら、上記構成の電圧昇圧回路では、次のよう
な理由により、■フローティングサブストレート構造を
とらざるを得ないために、インバータ７．８の持つ寄生
容はによって電圧変換効率の低下、■負の倍電圧は得ら
れるが正の出力電圧は得られない、■製造プロセスのば
らつきによるＭＯＳ４．５における閾値電圧のばらつき
のために電圧再現性が悪いという問題点があった。さら
に、■正の出力電圧を再現性良く得るには、他の電圧昇
圧回路を設ける必要があるという問題点があった。

■電圧変換効率の低下の点 従来回路の場合、エンハンスメント型のＮＭＯＳ４．５
　ヲ使用しているので、そのソース側の電圧上昇を行な
わせる側に入力電圧−Ｖｌを入れるためには、ソースと
サブストレート電位を共通にしたトランジスタでなけれ
ばならない、そのため、ＮＭＯＳ４．５は、サブストレ
ートを浮かすために。

Ｐウェル構造か、あるいはそれと同等のＰ型層内に製作
しておかなければならないという制約が出でくる。する
と、Ｎ）＋ＯＳ４．５をオフ状態にするためには、その
ゲートに（ソース電圧十闇値電圧）以下のゲート電圧を
印加する必要がある。

このように、ＮＭＯＳ４．５はそれをＰウェル内に形成
するようなフローティングサブストレート構造にせざる
得ない、さらにこのＮＭＯＳ４．５を制御するインバー
タ７．８は、ＮＭＯＳ４．５のソース電位を卜昇させた
ときでも、ＮＭＯＳ４．５のゲートにかかるオフ状態の
電位が前記条件を満足しなければならないので、該イン
バータ７．８のソースをＮＩ’１ＯＳ４．５のソースと
共通接続しておかざるを得なかった。

ところが、このような回路構成にした場合、インバータ
７．８の持つ寄生容量により、コンデンサ９での電圧変
換効率が悪くなる。

■正の出力電圧が得られない点 エンハン、スメント型のＮＭＯＳ４．５で入出力端子１
．３間を開、閉するため、正の出力電圧が得られない。

一般的に、８ＭＯ５で構成された半導体集積回路は、グ
ランドを基準として正の電圧を使用することが多いため
、従来の電圧昇圧回路では使用しにくいという問題点が
あった。

（３）前記■の問題点を解決する方法として、入力電圧
からＮＭＯＳ４の閾値電圧ＶＴを引いた電圧値を入力端
子ｌに入力して正の電圧１昇を行なわせることもできる
が、閾値ＶＴは製造プロセスでばらつくため、電圧再現
精度が悪くなる。

に）前記■の問題点を解決する他の方法として、ＮＭＯ
Ｓ４．５のゲートを電源電圧よりも高い電圧で制御する
方法もある。ところが、このような高いゲート電圧を得
るためには、別の電圧昇圧回路が必要となるため、回路
構成上の無駄を生じる。

以上ノように、エンハンスメント型のＭＯＳを用いた電
圧昇圧回路には多くの問題点があった。

本発明は、前記従来技術が持っていた問題点として、′
を正変換効率の低い点、°正の電圧上昇が行なえない点
、電圧再現性が悪い点、他の電圧昇圧回路を必要とする
点について解決した電圧昇圧回路を提供するものである
。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、電圧昇圧回路に
おいて、第１の電極が入力端子に第２の電極が順方向の
ダイオードを介して出力端子にそれぞれ接続され第１の
制御信号によりオン、オフ動作を行なうデプレッション
の型ＭＯ５と、前記第１の電極に直列接続され前記第１
の制御信号と同期した第２の制御信号により前記入力端
子にテえられる電圧を反転して出力端から出力するイン
バータと、このインバータの出力端と前記第２の電極と
の間に並列接続された第１のコンデンサと、前記ダイオ
ードと出力端子との間に接続された電圧保持用の第２の
コンデンサとを備えたものである。

（作　用） 本発明によれば、以上のように電圧昇圧回路を構成した
ので、デプレッション型のＭＯＳとインバータとのオン
、オフ動作により、入力電圧を上昇させて第１のコンデ
ンサに保持させ、その電圧をダイオードを通して第２の
コンデンサに蓄桔保持させる。これにより、入力端子を
清定値まで上昇させた正の出力電圧が取出せる。したが
って、前記問題点を除去できるのである。

（実施例） 第１図は本発明の第１の実施例を示す電圧昇圧回路の回
路図である。

この電圧昇圧回路は、正の入力電圧ＶＤＤが印加される
入力端子１１、第１の制御信号φｌが入力される入力端
子１２−１、第２の制御信号φ２が入力される入力端子
１２−２、正の出力電圧ＶＯが出力される出力端子１３
、デプレッション型のＭＯＳ１４．　　抵抗負荷型のイ
ンバータ１５、第１と第２のコンデンサ１６．１？、及
びダイオード１８を備えている。

ＭＯＳ　１４は、そのソース（第１の電極）が入力端子
１１に、そのドレイン（：ｔＳ２の電極）が結合点Ａに
、そのゲートが入力端子１２−１にそれぞれ接続されて
いる。

ＭＯＳ１４のソースとグランド（電位ＶＳＳ）との間に
は、インバータ１５が接続されている。インバータ１５
は、Ａ荷抵抗１５−１とエンハンスメント型のＮＭＯＳ
１５−２との直列回路で構成されている。

ＮＭＯＳ１５−２は、そのソースがグランドに、そのド
レインが負荷抵抗１５−１を介してＭＯＳ１４のソース
に。

そのゲートが入力端子１２−２にそれぞれ接続され、入
力端子１２−２にγえられる制御信号φ２を反転して出
力端Ｂから出力する。

その出力端Ｂと結合点Ａとの間には、第１のコンデンサ
１６が接続されている。結合点Ａにはダイオード１８の
アノード側が接続され、そのダイオード１８のカソード
側が結合点Ｃを介して出力端子１３に接続されている。

さらに、結合点Ｃとグランドの間には電圧保持用の第２
のコンデンサ１７が分岐結合されている。

次に、第３図の電圧波形図を参照しつつ動作を説明する
。

この電圧昇圧回路は、第１と第２の制御信号φｌ、φ２
の４　ＨＨレベルと″Ｌ″レベルの繰り返しにより、入
力電圧ｖＤＤを昇圧して正の出力電圧ｖＯを得るもので
ある。

先ず、動作開始時ｔｏに制御信号φ２がＨ”レベルにな
ると、インバータ１５のＮＭＯＳ＋５−２がオンし、出
力端Ｂの電位が入力電圧ＶＤＤから電位ＶＥへ降下する
。゛上位ＶＥは１次式のようになる。

但し、ＲＬ、負荷抵抗１５−１の抵抗値。

Ｒ；　ＮＭＯＳ＋５−２のオン時の抵抗時。

式（１）において、通常ＲＬ））Ｈに選定されるため、
電位ＶＥは、次式のようになる。

出力端Ｂの電位ＶＥＥがグランド′心位ｖｓｓ近くまで
降下し、制御信号φ】が°°Ｈ”レベルになると、ＭＯ
Ｓ１４が完全なオン状態となり、結合点Ａの電位がＶＤ
Ｄとなる。

次いで、制御信号φｌが“Ｌ”レベルになると、ＭＯＳ
１４が力７トオフ状態となり、結合点Ａに電位ＶＯＯが
保持される。

その後、時刻ｔｌにおいて、制御信号φ２が”Ｌパレベ
ルになると、　ＮＭＯＳ１５−２がオフし、インバータ
１５の出力端Ｂが電位ＶＤＤに上昇する。その結果、コ
ンデンサ１６の働きにより、結合点Ａの電位が２ＶＤＤ
にまで一ヒＨする。この際、ＭＯＳ１４はカットオフ状
態のままである。

結合点Ｃおいて、ダイオード１８を通して電圧が現われ
、その電圧値が（２ＶＤＤ−ＶＦ）となる。（Ｅｌ、　
Ｌ、ＶＦはダイオード１８の順方向電圧降下分である。

この電圧（２ＶＤＤ−ＶＦ）は、コンデンサ１７に蓄積
保持され、出力電圧ｖＯとして出力端子１３から出力さ
れる。

ここで、出力電圧ｖＯは（２ＶＤＤ−ＶＦ）であるが、
この値はコンデンサ１８．１７の各界ｒｌＬｃｌ、０２
に関係し、（Ａ＞＞０２であれば、制御信号φｌ、φ２
の１個のパルスで電位（２ＶＤＤ−ＶＦ）が得られる。

逆に、０１＜０２であると、制御信号φｌ、φ２におけ
る複数個のパルスの印加後に、電位（２ＶＤＤ−ＶＦ）
が出力端子１３に現われる。

コンデンサ１７に保持された電圧は、出力端子１３に接
続される負荷により、微小電圧ΔＶだけ低減するが、負
荷に対してコンデンサｌ？の容ｒＩＬＣ２を七分大きく
選択すれば、平らな正の電圧（２ＶＤＤ−ＶＦ）を得る
ことができる。

而して、本実施例によれば、第１のコンテ〉′す１６の
初期充電用の制御スイッチとしてデプレッション型のＭ
ＯＳ１４を採用すると共に、ダイオード１８及び第２の
コンデンサ１７からなる電圧保持回路で第１のコンデン
サ１６の電圧を保持するようにしたので、次のような利
点がある。

ＭＯＳ１４を通してコンデンサ１Ｇを初期充電し、結合
点Ａの電位をＶＤＤにした後、インバータ出力端Ｂの電
位をグランド電位ｖＳＳに近いＶＥからＶＤＤへ上昇さ
せ、その上昇分を前記結合点Ａの電位ＶＤＤに重畳させ
て出力するので、精度の良い正の電圧と外植が得られる
。ここで、結合点Ｃに現われる出力電圧ｖＯは、結合点
Ａの電位に対してダイオード１８の順方向電圧降下分Ｖ
Ｆだけ低い電位となるが、その順方向電圧降下分ＶＦに
対しては、製造ばらつきも教壇マと小さくできるため、
再現精度の良い電圧上昇値が得られる。さらに、本実施
例では、回路票子数も少なく、しかもＮウェルＣＭＯＳ
構造にて容易に製作しうるので、半導体デバイス構造が
簡単になり、を導体基板への搭載面桔を小さくできる。

：ＦＳ４図は本発明の第２の実施例を示す電圧昇圧回路
の回路図であり、第１図中の要素と同一の要素には同一
の符号が付されている。

そしてこの実施例が第１の実施例と異なる点は、一方の
入力端子１２−１を省略し、ＭＯＳ１４のゲートを他方
の入力端子１２−２に接続したことである。

このようにすれば、インバータ１５の伝搬遅延時間によ
り、第３図における制御信号φ１とφ２のタイミ〉′グ
とほぼ同様のタイミングで、ＭＯＳ＋４．１５−２をオ
ン、オフでき、これによってルｊ御信号φ１゜φ２間の
タイミングの簡素化が計れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、次のようなものが
ある。

（ｉ）第１図および第４図において、インバータ１５を
０ＭＯ５で構成してもよい、この場合、その出力端Ｂに
おける“Ｌ”レベル電位がＶＳＳとなるため、結合点Ａ
において正確に電位２ＶＤＤが得られ、これによって電
圧上昇の再現性がさらに良くなる。

（１１）コンデンサ１８．１７やダイオード１８は、Ｍ
ＯＳ構造で形成することもでき、さらに第１図及び第４
図の回路に他の回路素子を付加して正確に出力電圧２Ｖ
ＤＤを得ることも可能である。

（発明の効果） 以１詳細に説明したように、本発明によれば、第１のコ
ンデンサの初期充電用制御スイッチとしてデプレッショ
ン型のＦ４ｏｓを使用し、第１のコンデンサの電圧をダ
イオードを通して第２のコンデンサで保持するようにし
たので、少ない回路構成素子数で、再現精度の高い正の
電圧と拝領が得られるという効果が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す電圧昇圧回路の回
路図、第２図は従来の電圧昇圧回路の回路図、第３図は
第１図の回路各部の電圧波形図、第４図は本発明の第２
の実施例を示す電圧昇圧回路の回路図である。 １１・・・・・・入力端子、１３・・・・・・出力端子
、１４・・・・・・デプレッション型のＭＯＳ、１５・
・・・・・インバータ、１８．１７・・・・・・第１と
第２のコンデンサ、１８・・・・・・ダイオード、ＶＤ
Ｄ・・・・・・入力電圧、ｖＯ・・・・・・出力電圧、
φｌ。 φ２・・・・・・第１と第２の制御信号。 出願人代理人　　　柿　　本　　恭　　成第１図 杢発明の他の電圧昇圧回路 欅Ａ口

Claims (1)

1. 【特許請求の範囲】 １、第１および第２の電極を有しその第１の電極が入力
   端子にその第２の電極が順方向のダイオードを介して出
   力端子にそれぞれ接続され、第１の制御信号に基づき該
   入出力端子間をオン、オフ状態にするデプレッション型
   のＭＯＳトランジスタと、 前記第１の電極に直列接続され、前記第１の制御信号に
   同期した第２の制御信号に基づき前記入力端子に与えら
   れる電圧を反転して出力端から出力するインバータと、 前記インバータの出力端と前記ＭＯＳトランジスタの第
   ２の電極との間に並列接続された第１のコンデンサと、 前記ダイオードと出力端子との間に接続され、前記第１
   のコンデンサの蓄積電荷を前記ダイオードを通して蓄積
   保持する第２のコンデンサとを備えたことを特徴とする
   電圧昇圧回路。 ２、前記第１と第２の制御信号は、同一のクロック信号
   からなる特許請求の範囲第１項記載の電圧昇圧回路。