KR20020069493A - 부전압 승압 회로 - Google Patents

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Abstract

소스 또는 드레인의 일단을 입력 단자에 접속하고, 타단을 출력 단자에 접속하는 전하 전송용 MOS 트랜지스터를 포함하며, 부전압을 승압하기 위한 승압 단위 회로가 상기 출력 단자에서 부전압을 생성하기 위해 상기 입력 단자와 상기 출력 단자 사이에 직렬로 접속되는 부전압 승압 회로에서, 상기 전하 전송용 MOS 트랜지스터의 채널 영역을 형성하는 웰 영역은 출력 방향에서 적어도 두번째 승압 단위 회로의 출력 단자에서 전위에 의해 바이어스되는 것을 특징으로 한다.

Description

부전압 승압 회로{NEGATIVE VOLTAGE BOOSTING CIRCUIT}
발명의 배경
발명의 분야
본 발명은 부전압 승압회로에 관한 것으로, 특히, 전하 전송용 스위치에 대해 MOS 트랜지스터를 사용한 부전압 승압 회로에 관한 것이다.
종래의 기술
최근, 전기적으로 기록가능한 EEPROM 및 플래시 메모리가 휴대 전화와 같은 다양한 장치에 사용되고 있다. 이 메모리에 데이터의 기록 및 삭제시에는, 부의 고전압이 필요하게 된다. 정의 전압을 출력하는 전원과는 별도로 장치에 부의 고전압원을 장착하는 것은 경제적인 견지에서 비용을 증가시키므로, 부전압 승압회로를 사용하여 단일 전원으로부터 부의 고전압을 생성하는 방법이 널리 채용되고 있다.
이러한 부전압 승압 회로와 같은 종래의 예가 일본 특개평 11-265593호에 기재되어 있고, 도 9 내지 도 11을 참조하여 상기 공보에 기재된 부전압 승압 회로를 설명하면, 도 9는 상기 공보에 기재된 회로를 도시하고, 도 10은 승압 단위 회로(CP4)를 구성하는 N형 MOS 트랜지스터(MN4)의 구조를 도시하는 단면도 및 N형 MOS 트랜지스터(MN4)의 각 단자와 P형 확산층(2 및 5)과 N형 확산층(3 및 4) 상호의 접속 관계를 도시하는 배선도이다.
도 11은 도 9에 도시된 부전압 승압 회로를 구동하기 위한 클록 신호, 접속점(A4, A5, 및 A41) 및 출력 단자(Out)의 출력 전압(VPN), N형 MOS 트랜지스터(MN4)의 채널 전류(I1), 기생 바이폴러 트랜지스터 베이스 전류(I2)와 콜렉터 전류(I3)를 도시하는 신호 파형도이다.
도 9에 도시된 부전압 승압 회로는 입력 단자(IN)이 접지 전위(GND)에 접속된 N형 MOS 트랜지스터(MN0)에 의해 구성되는 승압 단위 회로(CP0)와, 각각의 N형 MOS 트랜지스터(MN1 내지 MN5, MN11 내지 MN51)와 각각의 용량 소자(C1 내지 C5, C11 내지 C51)의 각 조합에 의해 구성되는 5개의 승압 단위 회로(CP1 내지 CP5)에 의해 구성되고, 마지막 승압 단위 회로(CP5)의 출력 단자(Out)에 부전압 승압 회로의 출력 전압(VPN)을 생성한다.
도 9에 도시된 다이오드(D0 내지 D5)는 도 10에 도시된 바와 같이 각 N형 MOS 트랜지스터(MN0 내지 MN5)의 각 소스와 드레인이 형성되는 P형 웰(8)과, P형 웰(8)이 형성되는 N형 웰(9)사이의 PN 접합에 의한 각각의 기생 다이오드를 나타내고 있고, N형 웰(9)은 N형 확산층(1 및 5)을 통해 전원(VCC)에서 바이어스되어 있다.
N형 MOS 트랜지스터(MN0 내지 MN5 및 MN11 내지 MN51)는 도 10에 예로서 도시된 N형 MOS 트랜지스터(MN4)의 구조 단면도와 유사한 구조를 갖고, 각각의 N형 MOS 트랜지스터의 소스 및 드레인은 P-형 웰(9)이 P-형 반도체 기판(10)에 형성된 N형 웰(9)에 포함되도록 P형 반도체 기판(10)에서 분리하여 P형 웰(8)에 형성된다.
승압 단위 회로(CP0)를 형성하는 N형 MOS 트랜지스터(MN0)의 소스는 입력 단자(IN)을 통해 접지 전위(GND)에 접속되고, 드레인은 자신의 게이트 전극과 자신의채널 영역이 되는 P-형 웰(8)에 공통으로 접속되고 또한 승압 단위 회로(CP0)의 출력 단자으로서 기능하는 접속점(A1)에 접속된다.
승압 단위 회로(CP0)의 다음에 접속되는 승압 단위 회로(CP1)에서, N형 MOS트랜지스터(MN1)의 입력 단자으로서 기능하는 소스와 N형 MOS 트랜지스터(MN11)의 게이트는 승압 단위 회로(CP0)의 출력 단자에 접속되고, N형 MOS 트랜지스터(MN1)의 드레인과 자신의 채널 영역이 되는 P형 웰을 접속하고, 또한 N형 MOS 트랜지스터(MN11)의 드레인과 N형 MOS 트랜지스터(MN11)의 채널 영역이 되는 P형 웰을 공통 접속하여 승압 단위 회로(CP1)의 출력 단자으로서 기능하는 접속점(A2)에 접속된다.
용량 소자(C1)의 일단은 승압 단위 회로(CP1)의 입력 단자으로 기능하는 접속점(A1)에 접속되고, 클록 신호(CK1)가 용량 소자(C1)의 타단에 인가된다. 용량 소자(C11)의 일단은 N형 MOS 트랜지스터(MN1)의 게이트에 접속되고, 클록 신호(CK3)는 용량 소자(C11)의 타단에 인가된다.
나머지 다른 승압 단위 회로(CP2 내지 CP5)도 유사한 구성으로 실현되지만, 용량 소자(C1 내지 C5 및 C11 내지 C15)에 공급되는 클록 신호는 인접하는 승압 단위 회로의 위상과 역이 되도록 입력된다. 즉, 클록 신호(CK1)와 클록 신호(CK2)는 위상이 다르며, 클록 신호(CK3)와 클록 신호(CK4)는 위상이 다르다.
다음에, 도 11을 참조하여 도 9에 도시된 종래의 부전압 승압 회로의 동작에 관해서 설명한다.
도 11은 종축을 전압 또는 전류, 횡축을 시간으로 한 전압 및 전류의 신호파형도이며, 클록 신호(CK1 내지 CK4), 접속점(A4, A5, 및 A41)의 전압, 출력 단자의 전압(VPN), N형 MOS 트랜지스터(MN4)의 채널 전류, 도 9에 각각 도시된 바와 같이 N형 확산층(3)을 이미터, P형 웰(8)을 베이스, N형 웰(9)을 콜렉터로 하는 기생 NPN 트랜지스터의 베이스 전류(I2)와 콜렉터 전류(I3)의 각 신호 파형을 도시하고 있다.
이하의 동작 설명에서, 설명을 간단히 하기 위해 승압 단위 회로(CP4)만 설명한다. 시간(t1) 이전에, 클록 신호(CK2)는 VCC 레벨에 있고, 이 때, 접속점(A4)의 전위는 용량 소자(C4)를 통해 N형 MOS 트랜지스터(MN41)가 전도하는 레벨로 상승한다. 시간(t2)에서 클록 신호(CK1)가 고레벨로 상승하면, 접속점(A5)의 전위는 용량 소자(C5)를 통해 상승한다. 이 때, 클록 신호(CK1)가 입력되는 입력 단자로부터 N형 MOS 트랜지스터(MN41)를 통해 접속점(A41)으로 전하가 공급되고, N형 MOS 트랜지스터(MN4)의 게이트의 접속점(A41)의 전위는 상승한다.
그리고, 시간(t3)에서, 클록 신호(CK2)가 저레벨이 되면, 부의 펄스 전류가 용량 소자(C4)를 통해 접속점(A4)으로 흐르고, 접속점(A4)에서의 전위는 떨어진다. 이 때, 도 10에 도시된 바와 같이 접속점(A5)과 접속점(A4)에 접속되는 PN 접합은 순바이어스가 되고, P형 확산층(2 및 5)으로부터 N형 확산층(3)으로 전류(I2)가 흐르고, 그 후 곧 시간(t4)에서 클록 신호(CK4)가 고레벨이되면, 용량 소자(C41)를 통해 정의 펄스 전류가 N형 MOS 트랜지스터(MN4)의 게이트로 흐르기 때문에, N형 MOS 트랜지스터(MN4)의 게이트 전위는 더 상승하고, N형 MOS 트랜지스터(MN4)가 충분히 전도하며, 접속점(A5)으로부터 접속점(A4)으로 채널 전류(I1)가 흐른다. 상기동작이 각각의 승압 단위 회로(CP0 내지 CP5)에서 차례로 반복될 때, 도 11에 도시된 바와 같이 출력 단자(Out)로부터의 출력 전압(VPN)의 전위는 클록 신호의 주기마다 예를 들면 -13V 정도로 저하되고, 소정 시간 후에 부의 일정 전위(-13V)가 된다.
상술한 종래의 부전압 승압 회로에서, 시간(t3)에서 접속점(A4)의 전위가 접속점(A5)의 전위보다 낮게 되면, P형 웰(8)과 N형 확산층(3)이 순바이어스되고, 도 10에 도시된 바와 같이 PN 접합에서 순방향 전류(I2)가 P형 확산층(2 및 5)으로부터 N형 확산층(3)으로 베이스 전류로서 흐른다. 따라서, 콜렉터 전류(I3)는 순방향 전류(I2)를 접지된 이미터 전류 증폭율(hfe)에 의해 VCC 전위에서 바이어스된 N형 웰(9)로부터 접속점(A4)에 흘러들어 온다.
그리고, 종래의 부전압 승압 회로의 접속점에서의 전압과 채널 전류(I1) 및 기생 NPN 트랜지스터 베이스 전류(I2)와 콜렉터 전류(I3)를 도시된 도 12을 참조하여 설명을 계속하면, 도 12의 시간(t3 및 t4)에 도시된 바와 같이, 접속점(A4)에 접속되어 있는 용량 소자가 콜렉터 전류(I3)에 의해 충전되기 때문에, 저하되어야 하는 접속점(A4)의 전위가 상승하여, N형 확산층(4; 드레인)과 N형 확산층(3; 소스) 사이의 전압이 감소하고, 따라서 N형 확산층(4; 드레인)으로부터 N형 확산층(3; 소스)으로 흐르는 채널 전류(I1)가 감소하며 승압 효율이 저하된다.
보다 구체적으로 설명하면, N형 확산층(3)을 이미터로 하고 N형 웰(9)를 콜렉터로 하는 기생 NPN 트랜지스터의 접지된 이미터 전류 증폭율(hfe)이 작은 경우에는, 도 11에 도시된 바와 같이 기생 NPN 트랜지스터의 콜렉터 전류(I3)가 감소된다. 따라서, 도 11의 시간(t3 및 t4)에 도시된 바와 같이, 접속점(A4)에서의 전위 상승이 작게 되고, N형 MOS 트랜지스터(MN4)에는 시간(t4) 직후에 도시된 바와 같이 큰 채널 전류(I1)가 흐른다.
한편, 접지된 이미터 전류 증폭율(hfe)이 큰 경우에는, 도 12에 도시된 바와 같이 기생 NPN 트랜지스터의 콜렉터 전류(I3)가 증가한다. 따라서, 도 12에서 시간(t3 및 t4)에 도시된 바와 같이 도 11에 도시된 접속점(A4)에서의 전위 변화에 비하여 접속점(A4)의 전위 하강은 대폭 줄어들고, N형 확산층(4; 드레인)과 N형 확산층(3; 소스) 사이의 전압은 접지된 이미터 전류 증폭율(hfe)이 작은 경우에 비하여 감소하고, N형 MOS 트랜지스터(MN4)에서 시간(t4) 직후에 흐르는 채널 전류(I1)는 작아진다.
도 10에 도시된 베이스 폭(Wb)이 대량 생산시 크게 변동하기 때문에 접지된 이미터 전류 증폭율(hfe)이 제조 공정시 크게 변동되여, 접지된 이미터 전류 증폭율(hfe)이 큰 경우에는 상술한 바와 같이 채널 전류(I1)가 대폭 감소한다.
그 결과, 도 13에 도시된 부전압 승압 회로의 출력 전압(VPN)과 출력 전류 사이의 관계로부터 알 수 있듯이, 종래의 부전압 승압 회로에서 출력 전압(VPN)이 -10V일 때의 출력 전류의 목표값(-100㎂)에 대해 실제로는 출력 전류가 전혀 흐르지 않는다는 문제가 발생한다.
따라서, 본 발명의 목적은 기생 바이폴러 트랜지스터의 접지된 이미터 전류 증폭율(hfe)이 커진 경우에도 승압 효율이 저하되지 않는 부전압 승압 회로를 제공하는 것이다.
또한 본 발명의 다른 목적은 부전압을 승압하기 위한 승압 단위 회로가 직렬 접속되고, 승압 단위 회로의 출력 단자와 승압 단위 회로의 입력 단자 사이의 채널 전류를 스위칭하기 위한 MOS 트랜지스터의 채널 영역의 바이어스 전위를 동일 채널 영역에 있는 드레인(출력 단자)에 접속하는 대신에, 부전압 승압 회로의 출력 단자에 보다 가까운 승압 단위 회로의 출력 단자에 접속함으로써, MOS 트랜지스터에 기생하는 바이폴러 트랜지스터의 콜렉터 전류를 감소시키고 승압 효율이 향상된 부전압 승압 회로를 제공함에 있다.
또한, 본 발명의 다른 목적은 출력 단자에 가까운 승압 단위 회로를 형성하는 출력 단자와 입력 단자 사이에 전하를 전송하기 위한 MOS 트랜지스터에서, 이들의 각 MOS 트랜지스터의 채널 영역을 포함하고 PN접합을 형성하는 각 웰의 전위를 접지 전위로 함으로써, 접지 전위로 바이어스된 각 웰과 각 승압 단위 회로의 출력 단자 사이에 인가된 전압을 감소시키고, 채널 영역을 포함하고 PN접합을 형성하는 각 웰과 각 승압 단위 회로의 출력 단자 사이의 내전압이 모자라는 경우에도, 내전압 이상으로 승압할 수 있는 부전압 승압 회로를 제공하는 것이다.
본 발명의 목적은 기생 바이폴러 트랜지스터의 접지된 이미터 전류 증폭율(hfe)이 커진 경우에도 승압 효율이 저하되지 않는 부전압 승압 회로를 제공하는 것이다.
소스 또는 드레인의 일단을 입력 단자에 접속하고, 타단을 출력 단자에 접속하는 전하 전송용 MOS 트랜지스터를 포함하며, 부전압을 승압하기 위한 승압 단위회로가 상기 출력 단자에서 부전압을 생성하기 위해 상기 입력 단자와 상기 출력 단자 사이에 직렬로 접속되는 부전압 승압 회로에서, 상기 전하 전송용 MOS 트랜지스터의 채널 영역을 형성하는 웰 영역은 출력 방향에서 적어도 두번째 승압 단위 회로의 출력 단자에서 전위에 의해 바이어스되는 것을 특징으로 한다.
도 1은 본 발명에 따른 부전압 승압 회로의 제 1의 실시예를 도시하는 회로도.
도 2는 도 1에 도시된 N형 MOS 트랜지스터(MN4)를 도시하는 개략적 구조 단면도.
도 3은 본 발명에 따른 부전압 승압 회로의 제 2의 실시예를 도시하는 회로도.
도 4는 도 3에 도시된 부전압 승압 회로에 인가되는 클록 신호(CK1 및 CK2)의 입력 파형도와 각 접속점에서의 전압 파형도 및 전류 파형도를 도시하는 도면.
도 5는 본 발명에 따른 부전압 승압 회로의 제 3의 실시예를 도시하는 회로도.
도 6은 본 발명에 따른 부전압 승압 회로의 제 4의 실시예를 도시하는 회로도.
도 7은 본 발명에 따른 부전압 승압 회로에서 승압 단위 회로의 시리얼 번호와 P형 웰의 최고 전위(VBmax(K)) 사이의 관계를 도시하는 도면.
도 8은 본 발명에 따른 부전압 승압 회로의 제 5의 실시예를 도시하는 회로도.
도 9는 종래의 부전압 승압 회로를 도시하는 회로도.
도 10은 도 9에 도시된 N형 MOS 트랜지스터(MN4)를 도시하는 개략적 구조 단면도..
도 11은 도 1 및 도 9에 도시된 부전압 승압 회로를 구동하기 위한 클록 신호, 접속점(A4, A5, 및 A41) 및 출력 단자(Out)에서의 전압 변화, N형 MOS 트랜지스터(MN4)의 채널 전류와 기생 바이폴러 트랜지스터의 전류 변화를 도시하는 신호 파형도.
도 12는 도 9에 도시된 종래의 부전압 승압 회로의 접속점에서의 전압, 전하 전송용의 MOS 트랜지스터의 채널 전류, 및 기생 NPN 트랜지스터의 베이스 전류와 콜렉터 전류를 도시하는 신호 파형도.
도 13은 도 1 및 도 9에 도시된 각 부전압 승압 회로의 출력 전압(VPN)과 출력 전류 사이의 관계를 나타내는 도면.
♠도면의 주요 부호에 대한 부호의 설명♠
1, 3, 4, 6, 12, 14, 15, 17 : N형 확산층
2, 5, 13, 16 : P형 확산층 7, 18 : 기생 NPN 트랜지스터
8, 19 : P형 웰 9, 20 : N형 웰
11, 22 : 게이트 전극
MN0 내지 MNN, MN11 내지 MN51 : N형 MOS 트랜지스터
C1 내지 C5, C11 내지 C51 : 용량 소자 D1 내지 DN : 기생 다이오드
CP0 내지 CP5, CP0' 내지 CPN', CP0" 내지 CPN" : 승압 단위 회로
도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 부전압 승압 회로의 제 1의 실시예를 도시하는 회로도로서, 입력 단자(IN)가 접지 전위(GND)에 접속된 N형 MOS 트랜지스터(MN0)에 의해 구성되는 승압 단위 회로(CP0')와, N형 MOS 트랜지스터(MN1 내지 MN5 …, MN11 내지 MN51 …)와 용량 소자(C1 내지 C5 …, C11 내지 C51 …)와의 각 조합에 의해 구성되는 복수의 승압 단위 회로(CP1' 내지 CP5', …, CPN')로 구성되고, 마지막 승압 단위 회로(CPN')의 출력 단자(Out)에 부전압 승압 회로의 출력 전압(VPN')을 생성한다. 도 9와 공통의 구성 요소에는 공통의 참조 문자/숫자를 부여한다.
도 1에 도시된 부전압 승압 회로의 기분 회로 구조 및 기본 회로 동작은 도 9에 도시된 부전압 승압 회로의 기본적인 회로 구성 및 기본적인 회로 동작과 유사하지만, N형 MOS 트랜지스터(MN0 내지 MN5, …, MNN)의 P형 웰이 각 N형 MOS 트랜지스터(MN0 내지 MNN)로 구성되는 각 승압 단위 회로(CP1' 내지 CPN')의 출력 단자에 바이어스되지 않고, 출력 방향에서 전류 승압 단위 회로 너머의 제 2의 승압 단위 회로의 출력 단자에 바이어스된다는 특징을 갖는다.
도 2는 승압 단위 회로(CP4')를 구성하는 N형 MOS 트랜지스터(MN4)의 모식적구조 단면도를 도시하는 동시에, N형 MOS 트랜지스터(MN4)의 소스 단자(A4), 드레인 단자(A5), 게이트 단자(A41), 및 P형 웰(19)를 바이어스하기 위한 P형 확산층(13 및 16), N형 웰(20)를 바이어스하기 위한 N형 확산층(12 및 17) 사이의 접속 관계를 도시하고 있다.
도 2에 도시된 바와 같이, P형 웰(19)을 바이어스하기 위한 P형 확산층(13 및 16)은 도 10에 도시된 바와 같이 출력 단자(A5)에는 접속되지 않고, 출력 방향에서 승압 단위 회로(CP4') 너머의 제 2의 승압 단위 회로(CP6')의 출력 단자에 공통 접속되는 접속점(A6)에 접속되고, 제 2의 승압 단위 회로(CP6')의 출력 단자에서 전위에 의해 바이어스 된다.
도 1에서는, 접속점(A6)이 제 2의 승압 단위 회로(CP6')의 출력 단자과 접속하고 있는지 여부는 불확실하지만, 각 N형 MOS 트랜지스터(MN0 내지 MN3)의 P형 웰은 각각 출력 방향에서 제 2의 승압 단위 회로의 출력 단자에서 바이어스되고, 상기 관계는 N형 MOS 트랜지스터(MN4, MN5, …)에서와 유사하다.
그리고, 도 1 및 2와 도 11 및 12에 도시된 신호 파형도를 참조하여, 도 1에 도시된 부전압 승압 회로의 동작을 N형 MOS 트랜지스터(MN4)를 포함하는 승압 단위 회로(CP4')에 주목하여 설명한다.
도 11에 도시된 바와 같이, 시간(t1) 이전에, 클록 신호(CK2)가 VCC 레벨로 되어 있고, 이 때 접속점(A4)의 전위는 용량 소자(C4)를 통해 N형 MOS 트랜지스터(MN41)가 도통하는 레벨까지 상승된다. 시간(t2)에서 클록 신호(CK1)가 고레벨이 되면, 용량 소자(C5)를 통해 접속점(A5)으로 정의 펄스 전류가 흘러 접속점(A5)의 전위가 상승한다. N형 MOS 트랜지스터(MN41)를 통해 접속점(A41)으로 전류가 흐르고, N형 MOS 트랜지스터(MN4)의 게이트의 접속점(A41)에서의 전위가 상승한다.
그리고, 시간(t3)에서 클록 신호(CK2)가 저레벨이 되고, 용량 소자(C4)를 통해 부의 펄스 전류가 접속점(A4)으로 흐르며, 접속점(A4)의 전위는 저하한다. 이 때, 도 2에 도시된 바와 같이 N형 MOS 트랜지스터(MN4)의 채널 영역이 되는 P형 웰(19)은 P형 확산층(13 및 16)을 통해 출력 단자(A5)보다 더 전위가 낮은 출력 단자(A6)의 전위로 바이어스되기 때문에, 기생 NPN 트랜지스터 베이스가 되는 P형 웰(19)과 이미터가 되는 N형 확산층(14)의 전위차는 도 10에서 도시된 기생 NPN 트랜지스터의 이미터와 베이스 사이의 순방향 전압에 비하여 대폭 작아지고, 기생 NPN 트랜지스터의 베이스 전류가 되는 PN 접합에서 순방향 전류(I2')는 거의 흐르지 않는다. 따라서 접지된 이미터 전류 증폭율(hfe)이 높더라도, 접속점(A4)으로 전류가 흐르지 않고 접속점(A4)에서의 전위는 충분히 저하된 상태를 유지할 수 있다.
따라서, 소스 단자가 되는 접속점(A4)와 드레인 단자가 되는 접속점(A5) 사이의 전압은 도 10에 도시된 종래의 부전압 승압 회로에 비하여 대폭 커지기 때문에, 채널 전류(I1')가 증가될 수 있다.
그 후, 시간(t4)에서 클록 신호(CK4)가 고레벨이 되면, 용량 소자(C41)를 통해 정의 펄스 전류가 N형 MOS 트랜지스터(MN4)의 게이트로 흐르기 때문에, N형 MOS 트랜지스터(MN4)의 게이트 전위는 더 상승하고, N형 MOS 트랜지스터(MN4)는 충분히도통하고, 접속점(A5)으로부터 접속점(A4)으로 큰 채널 전류가 흐를 수 있으며, 전하의 전달이 효율적으로 행하여진다. 각 승압 단위 회로(CP0' 내지 CP5', …)가 상기 동작을 차례로 반복하면, 도 11에 도시된 바와 같이 출력 단자(Out)의 출력 전압(VPN')의 전위는 클록 신호의 주기마다 예를 들면 -13V정도까지 저하하고, 소정 시간 후에 부의 일정 전위(이 예로서는 -13V)가 된다.
상술한 바와 같이, 도 1에 도시된 부전압 승압 회로에서 N형 MOS 트랜지스터(MN0 내지 MN5, …)의 채널 영역이 되는 각 P형 웰을 전위가 강하하는 방향인 출력 방향에서 직렬로 접속된 제 2의 승압 단위 회로의 출력 단자의 전위로 바이어스함에 의해, N형 MOS 트랜지스터(MN0 내지 MN5, …)의 소스와 드레인 사이의 전압이 충분히 높게 되고, 각 P형 웰을 베이스로 하는 기생 NPN 트랜지스터의 이미터와 베이스 사이의 순방향 전압이 대폭 저하되기 때문에, 접지된 이미터 전류 증가율(hfe)이 높더라도, 도 12에 도시된 바와 같은 큰 콜렉터 전류(I3)는 흐르지 않는다. 따라서, 접지된 이미터 전류 증폭율(hfe)이 높더라도, 도 11에 도시된 바와 같이 N형 MOS 트랜지스터(MN4)의 채널 전류(I1')는 커질 수 있다.
따라서, 본 발명에 따른 부전압 승압 회로에서 기생 바이폴러 트랜지스터에 의한 승압 효율의 저하는 대폭 개선될 수 있다.
그리고, 본 발명의 부전압 승압 회로의 제 2의 실시예에 관해 설명한다. 도 3은 본 발명의 제 2의 실시예에 대한 부전압 승압 회로의 회로도이고, 도 4은 도 3에 도시된 부전압 승압 회로에 인가되는 클록 신호(CK1 및 CK2)의 입력 파형과 각 접속점에서의 전압 및 전류 파형도이다.
도 3에 도시된 부전압 승압 회로는 도 1에 도시된 부전압 승압 회로에 비하여 소자수가 적고, 반도체 기판상의 면적이 작다는 특징이 있다.
본 실시예에 의한 부전압 승압 회로에서, N형 MOS 트랜지스터(MN0 내지 MN5, …)의 채널 영역이 되는 각 P형 웰을 전위가 하강하는 방향인 출력 방향에서 직렬로 접속되어 있는 제 2의 승압 단위 회로의 출력 단자의 전위로 바이어스함에 의해, 전하 전송용의 N형 MOS 트랜지스터의 소스와 드레인 사이의 전압을 충분히 높게 할 수 있고, 각 P형 웰을 베이스로 하는 기생 NPN 트랜지스터의 이미터와 베이스 사이의 순방향 전압이 대폭 저하되기 때문에, 접지된 이미터 전류 증폭율(hfe)이 높더라도 큰 콜렉터 전류(I3)는 흐르지 않는다.
따라서, 본 실시예에 의한 부전압 승압 회로에서, 기생 바이폴러 트랜지스터에 의한 승압 효율의 저하는 대폭 개선될 수 있다.
다음에 도 5에 도시하는 회로도를 참조하여 본 발명의 부전압 승압 회로의 제 3의 실시예에 관해 설명한다.
본 실시예에 의한 부전압 승압 회로에서, 도 5에 도시된 N형 MOS 트랜지스터(MN41, 51, …)의 각 게이트 접속으로부터 분명한 바와 같이, 전하 전송용의 N형 MOS 트랜지스터(MNi)(i= 4, 5, …)의 게이트 전압을 높이기 위한 N형 MOS 트랜지스터(MNi1)의 게이트를 전위가 상승하는 방향인 입력 방향에서 직렬 접속된 제 2의 승압 단위 회로의 입력 단자의 전위로 바이어스함에 의해, N형 MOS 트랜지스터(MNi1)의 온 저항이 작게 된다.
따라서, N형 MOS 트랜지스터(MNi1)을 통해 흐르는 전류는 전하 전송용의 N형MOS 트랜지스터(MNi)의 게이트에서 높은 전위로 상승되고, N형 MOS 트랜지스터(MN1)의 소스와 게이트 사이의 전압이 크게 되며, 채널 전류가 증대될 수 있다.
따라서, 본 실시예에 의한 부전압 승압 회로는, 백 게이트 바이어스 효과에 의해 N형 MOS 트랜지스터(MNi)의 임계값의 상승을 보충할 수 있어 승압 효율을 보다 더 개선할 수 있다.
그리고, 도 6에 도시하는 회로도를 참조하여 본 발명의 부전압 승압 회로의 제 4의 실시예에 관해 설명한다.
본 실시예에 따른 부전압 승압 회로는 전하 전송용의 N형 MOS 트랜지스터(MNj)(j= 3, 4, …)의 각 채널 영역이 되는 P형 웰과 PN 접합을 형성하고, P형 웰을 포함하도록 형성된 N형 웰을 접지 전위(GND)에 바이어스 한다는 특징을 갖는다.
승압 단위 회로를 구성하는 전하 전송용 N형 MOS 트랜지스터(MNj)의 구조 단면도는 접속 관계를 제외하고는 도 2와 유사하지만, 본 실시예에서는 도 2의 N형 웰(20)를 바이어스하기 위한 N형 확산층(12 및 17)이 접지 전위(GND)에 의해 바이어스되어 있다.
따라서, N형 웰(20)과 N형 확산층(14) 사이의 전압은 N형 웰(20)를 전원 전압(VCC)에 의해 바이어스하는 경우에 비하여 대폭 감소된다. 따라서, N형 웰(20)과 N형 확산층(14) 사이의 내전압이 승압 전압보다 작더라도, N형 웰(20)과 N형 확산층(14) 사이에 인가되는 전압에 의해 P형 웰(19)과 N형 웰(20)에 의한 접합이항복(yield)되어, N형 웰(20)로부터 N형 확산층(14)으로 항상 전류가 흐르고 N형 확산층(14)의 전위를 상승시키며, 승압 효율이 저하되는 것을 방지할 수 있다. 즉, 본 실시예에 의한 부전압 승압 회로는 N형 웰(20)과 N형 확산층(14) 사이의 내전압이 작더라도, 보다 높은 부전압를 생성할 수 있다는 특징이 있다.
상술한 N형 웰(20)과 N형 확산층(14) 사이의 내전압은 N형 웰(20)를 콜렉터, P형 웰(19)을 베이스, N형 확산층(14)을 이미터로 하는 기생 NPN 트랜지스터의 이미터와 콜렉터 사이의 내전압(LVce)으로 규정되고, 베이스와 콜렉터 사이의 내전압보다 낮으며 또한 접지된 이미터 전류 증폭율(hfe)이 커지면 대폭 이미터와 콜렉터 사이의 내전압(LVce)은 저하하기 때문에, 승압 전압이 높은 경우에 본 실시예는 대단히 유효하다.
상기의 설명에 있어서, 전하 전송용의 모든 N형 MOS 트랜지스터(MN0, 1, …)의 각 N형 웰이 접지 전위(GND)에 의해 바이어스되지 않고, N형 MOS 트랜지스터(MN3, 4, …)의 각 N형 웰을 접지 전위(GND)에 의해 바이어스되도록 회로를 구성한 것은 하기와 같은 이유 때문이다.
즉, 모든 N형 MOS 트랜지스터(MN0, 1, …)의 각 N형 웰이 접지 전위(GND)에 의해 바이어스되면, 승압의 최초의 단계에서 전하 전송용의 모든 N형 MOS 트랜지스터(MN0, MN1, …)의 접속점(A1, A2, …)에 접속된 N형 MOS 트랜지스터(MN0, 1, …)의 P형 웰과 N형 웰 사이의 경계가 순방향으로 바이어스되어, 승압용의 용량 소자(C1, C2, …)를 통해 승압 단위 회로의 출력 단자에 흐르는 정의 펄스 전류가 P형 웰로부터 N형 웰을 향하여 누설 전류로서 흐르고, 승압 단위 회로의 입력 단자의 전위가 상승되지 못하여 승압이 불가능하거나 승압 효율이 저하된다는 불량이 발생한다. 따라서, 입력측의 몇 개의 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰을, 도 1, 3, 및 5에 도시된 부전압 승압 회로와 같이 전원 전압(VCC)에 접속한다
상술한 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰을 전원 전압(VCC)에 의해 바이어스될지, 접지 전위(GND)에 의해 바이어스될지의 선택에 관해서는 이하에 설명한다.
우선, 상술한 기생 NPN 트랜지스터의 콜렉터와 이미터간의 내전압이 충분히 높고, 콜렉터인 모든 N형 웰이 전원 전압(VCC)에 접속되고, 부전압 승압 회로의 출력 단자(Out)에 출력 전압(VPN')이 생성되고, 승압 단위 회로의 단수가 N단이며, 각 승압 단위 회로의 입력 단자과 출력 단자 사이의 전압은 모든 승압 단위 회로에서 같다고 하는 전제조건하에서 상기 선택이 기술된다.
도 2의 P형 웰(19)에 상당하는 각 P형 웰의 전위는, 승압용 용량 소자(C1, C2, …)를 통해 클록 신호(CK1)의 상승 에지 및 하강 에지에서 변화되지만, 각 P형 웰의 최고 전위는 클록 신호(CK1)가 고레벨이 되었을때의 전원 전압(VCC)이 기준이 된다.
상기 견지로부터, K(K= 1, 2. …)번째의 승압 단위 회로를 구성하는 전하 전송용 N형 MOS 트랜지스터의 P형 웰의 최고 전위(VBmax)는 다음 (1)식으로 나타낼 수 있다.
VBmax(K)= VCC+(VPN'/N)×(K+3) … (1)
(1)식으로 나타난 VBmax(K)가 정의 값을 가지면, N형 웰이 접지 전위(GND)에 의해 바이어스된 경우, N형 웰, 예를 들면 도 2의 예에서의 N형 웰(20)과 P형 웰(19)은 순바이어스 되고 원래 P형 확산층(13 및 16)으로부터 N형 확산층(14)으로 흐르는 전류는 P형 확산층(13, 16)으로부터 N형 웰(20)로 누설되어 흐르며 승압 효율이 현저히 저하되므로, VBmax(K)가 정인 경우에는 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 전원 전압(VCC)에 의해 바이어스된다.
상기와 같이, N형 MOS 트랜지스터의 N형 웰을 전원 전압(VCC)에 의해 바이어스함으로써, N형 웰(20)과 P형 웰(19)은 항상 역방향으로 바이어스로 될 수 있고, P형 확산층(13 및 16)으로부터 N형 확산층(14)으로 전류가 흐르는 것을 방지할 수 있다.
한편 (1)식으로 나타여지는 VBmax(K)가 부의 값인 경우는, 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰이 접지 전위(GND)에 의해 바이어스되더라도, 항상 N형 웰과 P형 웰이 역방향으로 바이어스되기 때문에, 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 접지 전위(GND)에 의해 바이어스될 수 있다.
상기 기재된 것을 정리하면 다음과 같다.
VBmax(K)≥0V이면, 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 VCC에 접속된다.
VBmax(K)< OV이면, 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 GND에 접속된다.
(1)식을 참조하여, 횡축에 승압 단위 회로의 순서를 나타내는 시리얼 번호(K)를 취하고, 종축에 P형 웰의 최고 전위(VBmax(K))를 취하여 도시하면 도 7과 같이 된다. 입력 단자(IN)에 접속하는 승압 단위 회로(CP0")의 다음의 승압 단위 회로(CP1")는 1의 시리얼 번호를 갖고, 시리얼 번호는 출력 단자방향으로 순차로 하나씩 증가된다. (1)식의 제 1항은 정의 값이며 제 2항은 VPN'이 부의 값이기 때문에, VBmax(K)는 시리얼 번호(K)가 커짐에 따라서 감소한다.
도 7의 경우에, 3의 시리얼 번호를 갖는 승압 단위 회로(CP3") 이후의 승압 단위 회로(CP4", CP5", …)를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 접지 전위(GND)에 바이어스되고, 이들의 승압 단위 회로보다 입력 단자측에 가까운 승압 단위 회로(CP0" 내지 CP2")를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 전원 전압(VCC)에 의해 바이어스된다.
(1)식으로 나타여지는 VBmax(K)의 값에 따라, 승압 단위 회로를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰의 바이어스를 바꿈에 의해 N형 웰과 N형 확산층 사이의 전압은 N형 웰이 전원 전압(VCC)에 의해 바이어스되는 경우에 비하여 대폭 감소되고, N형 웰과 N형 확산층 사이의 내전압이 작더라도 더 높은 부전압를 생성할 수 있으며, 승압용 용량 소자(C1, C2, …)를 통해 각 승압 단위 회로의 출력 단자(A1, A2, …)에 정의 펄스가 흐르게 되더라도 모든 승압 단위 회로를 구성하는 P형 웰과 N형 웰이 순바이어스로 되지 않고, N형 웰에 전류가 누설되지 않는다. 따라서, 각 접속점(A1, A2, …)의 전위는 N형 웰에의 누설 전류에 의해 하강되지 않는다.
다음에, 도 8에 도시하는 회로도를 참조하여 본 발명에 따른 부전압 승압 회로의 제 5의 실시예에 관해 설명한다.
본 실시예에 따른 부전압 승압 회로는 도 1에 도시된 부전압 승압 회로의 입력부인 승압 단위 회로(CP0')에 N형 MOS 트랜지스터(MN01)와 용량 소자(C01)를 추가하고, N형 MOS 트랜지스터(MN01)의 소스를 용량 소자(C01)의 일단과 N형 MOS 트랜지스터(MN0)의 게이트에 접속하고, N형 MOS 트랜지스터(MN01)의 게이트와 드레인 및 자신의 채널 영역이 되는 P형 웰과 N형 MOS 트랜지스터(MN0)의 드레인은 출력 단자에 공통 접속된다.
또한, 용량 소자(C01)의 타단에 클록 신호(CK4)가 입력된다. 이렇게 함에 따라, N형 MOS 트랜지스터(MN0)의 게이트 전위는 더 높아질 수 있고, 승압 효율이 더욱 개선된다.
또한 상기의 실시예에 있어서, 승압 단위 회로를 구성하는 전하 전송용 N형 MOS 트랜지스터(MN0 내지 MN5, …)의 채널 영역이 되는 각 P형 웰을 전위가 감소하는 방향인 출력 방향에서 직렬 접속된 제 2의 승압 단위 회로의 출력 단자의 전위에 의해 바이어스된다고 설명하였지만, 본 발명은 출력 방향에서의 제 2의 승압단위 회로에 한정되지 않고 m(m은 3 이상의 정수)번째 승압 단위 회로의 출력 단자에 서의 전위에 의해 바이어스되어도 같은 효과가 얻어진다.
상기 제 3의 실시예에서, 전하 전송용의 N형 MOS 트랜지스터(MN1)(i= 4, 5, …)의 게이트 전압을 높이기 위한 N형 MOS 트랜지스터(MN11)의 게이트를 전위가 상승하는 방향인 입력 방향에서 직렬로 접속된 제 2의 승압 단위 회로의 입력 단자의전위에 의해 바이어스된다고 설명하였지만, 본 발명은 제 2의 승압 단위 회로에 한정되지 않고 m(m은 3이상의 정수)번째 승압 단위 회로의 출력 단자의 전위에 의해 바이어스되어도 같은 효과가 얻어진다.
또한, 상기 제 3의 실시예에서, 3의 시리얼 번호를 갖는 승압 단위 회로(CP3") 이후의 승압 단위 회로(CP4", CP5", …)를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰은 접지 전위(GND)에 의해 바이어스되고, 상기 승압 단위 회로보다 입력 단자측에 가까운 승압 단위 회로(CP0" 내지 CP2")를 구성하는 전하 전송용의 N형 MOS 트랜지스터의 N형 웰이 전원 전압(VCC)에 의해 바이어스된다고 설명하였지만, 보다 일반적으로는 전원 전압(VCC) 대신 제 1의 바이어스원에 접속되고, 접지 전위(GND) 대신에 제 1의 바이어스원의 전압보다 낮은 제 2의 바이어스원에 접속될 수 도 있다.
상술한 바와 같이, 본 발명의 부전압 승압 회로는 기생 바이폴러 트랜지스터의 접지된 이미터 전류 증폭율(hfe)이 커지더라도 승압 효율이 저하되지 않는다.
본 발명에 따른 부전압 승압 회로에서, 출력 단자에 가까운 승압 단위 회로를 구성하는 전하 전송용 N형 MOS 트랜지스터의 N형 웰을 접지 전위(GND)에 의해 바이어스함으로써, 그 사이에 P형 웰을 갖는 N형 웰과 N형 확산층 사이의 전압은 N형 웰이 전원 전압에 의해 바이어스되는 경우에 비하여 대폭 감소한다. 따라서, N형 웰과 N형 확산층 사이의 내전압이 승압 전압보다 작더라도, N형 웰과 N형 확산층 사이에 인가되는 전압에 의해 P형 웰과 N형 웰에 의한 접합이 항복되고, N형 웰로부터 N형 확산층에 항상 전류가 흘러 N형 확산층의 전위를 상승시키고, 승압 효율을 저하되는 것을 방지할 수 있다. 따라서, N형 웰과 N형 확산층 사이의 내전압이 작더라도, 보다 높은 부전압이 생성될 수 있다.
도 13을 참조하여 본 발명에 따른 부전압 승압 회로의 효과를 구체적으로 설명하면, 도 13의 A 및 B로 도시된 그래프는 20개의 승압 단위 회로를 마련하고, VCC를 2 .2V(VCC의 중심 조건은 2.5V이고 2.2V는 최소치), 접합 온도를 최고 온도인 150℃, MOS 트랜지스터의 상호 컨덕턴스를 가장 낮은 조건으로 하고, N형 MOS 트랜지스터에 기생하는 NPN 트랜지스터의 접지된 이미터 전류 증폭율(hfe)을 실측치인 16, 클록 주파수를 20MHz의 각 조건으로 설정했을 때의 종래 및 본 발명에 따른 부전압 승압 회로에 있어서의 출력 전압과 출력 전류와의 관계를 나타내고 있다.
B로 도시된 종래의 부전압 승압 회로에서, 출력 전압이 -10V일 때의 출력 전류는 전혀 흐르지 않지만, A로 도시된 본 발명에 따라 도 1에 도시된 부전압 승압 회로는 출력 전압이 -10V일 때 전류를 -116㎂ 로 출력할 수 있어, 종래의 부전압 승압 회로에 비하여 더욱 성능이 향상되었다.
본 발명은 특정 실시예를 참고로 기재되었지만, 상기 기재에 한정되는 것이 아니라, 본 발명을 참조하여 기재된 실시예의 다양한 변형예가 숙련자에 의해 이루어질 수 있다. 첨부된 청구항은 본 발명의 범주 내에 속하는 여려 변형예 또는 시시예를 포함한다.

Claims (7)

  1. 소스 또는 드레인의 일단은 입력 단자에 접속되고 상기 소스 또는 드레인의 타단은 출력 단자에 접속된 전하 전송용 MOS 트랜지스터를 포함하며, 부전압을 승압하기 위한 복수의 승압 단위 회로가 상기 출력 단자에서 부전압을 생성하기 위해 상기 입력 단자와 상기 출력 단자 사이에 직렬로 접속되는 부전압 승압 회로에 있어서,
    상기 전하 전송용 MOS 트랜지스터의 채널 영역을 형성하는 웰 영역은 출력 방향에서 적어도 제 2의 승압 단위 회로의 상기 출력 단자에서의 전위에 의해 바이어스되는 것을 특징으로 하는 부전압 승압 회로.
  2. 제 1항에 있어서,
    상기 입력 단자에 접속된 제 1의 상기 승압 단위 회로와 상기 출력 단자에 접속된 마지막 상기 승압 단위 회로를 제외한 상기 승압 단위 회로에서, 상기 전하 전송용 MOS 트랜지스터의 게이트는 상기 출력 단자 및 용량 소자의 일단에 접속되고;
    상기 용량 소자의 타단에 클록 신호가 인가되며;
    인접하는 상기 승압 단위 회로에 인가되는 상기 클록 신호는 서로 위상이 다른 것을 특징으로 하는 부전압 승압 회로.
  3. 제 1항에 있어서,
    상기 입력 단자에 접속된 제 1의 상기 승압 단위 회로와 상기 출력 단자에 접속되는 마지막 상기 승압 단위 회로를 제외한 상기 승압 단위 회로는,
    일단에는 제 1의 클록 신호가 인가되고 타단은 상기 전하 전송용 MOS 트랜지스터의 게이트에 접속되는 제 1의 용량 소자;
    일단에는 제 2의 클록 신호가 인가되고 타단은 상기 승압 단위 회로의 상기 입력 단자에 접속되는 제 2의 용량 소자; 및
    게이트가 상기 입력 단자에 접속되고, 소스가 상기 전하 전송용 MOS 트랜지스터의 게이트에 접속되며, 드레인이 상기 승압 단위 회로의 상기 출력 단자에 접속되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 부전압 승압 회로.
  4. 제 1항에 있어서,
    상기 입력 단자에 접속된 제 1의 상기 승압 단위 회로는 일단에는 클록 신호가 인가되고 타단은 상기 전하 전송용 MOS 트랜지스터의 게이트에 접속되는 용량 소자와, 상기 전하 전송용 MOS 트랜지스터의 상기 게이트에 소스가 접속되고 상기 제 1의 승압 단위 회로의 상기 출력 단자에 게이트와 드레인이 접속되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 부전압 승압 회로.
  5. 제 1항에 있어서,
    상기 입력 단자에 접속된 제 1의 상기 승압 단위 회로로부터 출력 방향에서제 4의 승압 단위 회로 이후의 상기 승압 단위 회로는,
    일단에는 제 1의 클록 신호가 인가되고 타단은 상기 전하 전송용 MOS 트랜지스터의 게이트에 접속되는 제 1의 용량 소자;
    일단에는 제 2의 클록 신호가 인가되고 타단은 상기 승압 단위 회로의 입력 단자에 접속되는 제 2의 용량 소자; 및
    게이트는 입력 방향에서 제 2의 상기 승압 단위 회로의 상기 입력 단자에 접속되고, 소스는 상기 전하 전송용 MOS 트랜지스터의 상기 게이트에 접속되며, 드레인은 상기 승압 단위 회로의 상기 출력 단자에 접속되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 부전압 승압 회로.
  6. 제 1항에 있어서,
    상기 입력 단자에 접속된 상기 제 1의 승압 단위 회로로부터 출력 방향에서 K(K는 정수)번째 상기 승압 단위 회로까지의 승압 유닛 회로에 있어서, 상기 전하 전송용 MOS 트랜지스터의 채널 영역을 형성하는 제 1의 웰 영역과 PN 접합을 형성하고 상기 제 1의 웰 영역을 포함하는 제 2의 웰을 제 1의 바이어스원에 접속하며,
    (K+1)번째 승압 단위 회로 이후의 상기 승압 단위 회로에서, 상기 제 2의 웰은 상기 제 1의 바이어스원의 전압보다 전압이 낮은 제 2의 바이어스원에 접속되는 것을 특징으로 하는 부전압 승압 회로.
  7. 제 6항에 있어서,
    상기 제 1의 바이어스원의 상기 전압은 정의 전원 전압이고,
    상기 제 2의 바이어스원의 상기 전압은 접지 전위인 것을 특징으로 하는 부전압 승압 회로.
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