JPS59218766A - 電圧昇圧回路 - Google Patents
電圧昇圧回路Info
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- JPS59218766A JPS59218766A JP58093481A JP9348183A JPS59218766A JP S59218766 A JPS59218766 A JP S59218766A JP 58093481 A JP58093481 A JP 58093481A JP 9348183 A JP9348183 A JP 9348183A JP S59218766 A JPS59218766 A JP S59218766A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板に供給された電圧を昇圧する電圧引
圧回路に関する。
圧回路に関する。
従来の電圧昇圧回路は、例えば第１図に示すように、ス
イッチング素子としてのＭＯＢトランジスタ／と、２を
導電ラインＡ／を介して直列に接続し、ＭＯ８）ランジ
スタ／のゲーＨＣは、クロックパルスがインバータ３に
より反転して入力され、ＭＯ８）ランジスタλのゲート
にはこのインノ々−タ３の出力がインノ々−２＜２によ
り反転して入力される。また導電ライン６／ば、容量素
子ｊを介してクロックパルスが印加され、ＭＯ８）ラン
ジスタンの出力（ｌｌｌｌ ２＃箱−ラインＵは、容量
素＋６を介して接地されている。今、外部電圧入力端７
から入力電圧■工が入力され、クロックパルス入力端６
３からＬレベルが入力されると、ＭＯＥＩ）ランジスタ
／は開き、入力電圧Ｖ工は導電ライン６／忙出力される
。次にクロックパルス入力端６．７カＨレベルに変化す
るとＭＯ８）ランジスタ／は閉じるが、導電ライン６／
には容量素子ｊを介してＨレベルが印加されているので
、導電ライン乙／は昇圧されｖＩ＋αＶｃとなる。ここ
でｖｃはクロックパルスの据幅重圧であり、αは導電ラ
イン乙／の接地容量Ｃ′と容量素子ｊの容量Ｃにより定
まる容昂分割比で・ α−Ｃ＋五／ で与えられる。ま
たクロークパルス入力端Ａ３がＨレベルになれば、ＩＡ
ｏｓ）ランジスタ、２は開くため、昇圧された導電ライ
ン６／の電圧は導電ライン乙ユに出力される。次にクロ
ックパルス入力端６３が再びＬレベルになると１．１１
０ Ｓ ）ランジスタ２は閉じ容量素＋６には昇圧され
た電圧かたくわえられる。以上の動作を繰り返すことに
より列用された出力電圧Ｖｏ＝Ｖ工＋αＶＯが電圧出力
端ｇより出力される。
イッチング素子としてのＭＯＢトランジスタ／と、２を
導電ラインＡ／を介して直列に接続し、ＭＯ８）ランジ
スタ／のゲーＨＣは、クロックパルスがインバータ３に
より反転して入力され、ＭＯ８）ランジスタλのゲート
にはこのインノ々−タ３の出力がインノ々−２＜２によ
り反転して入力される。また導電ライン６／ば、容量素
子ｊを介してクロックパルスが印加され、ＭＯ８）ラン
ジスタンの出力（ｌｌｌｌ ２＃箱−ラインＵは、容量
素＋６を介して接地されている。今、外部電圧入力端７
から入力電圧■工が入力され、クロックパルス入力端６
３からＬレベルが入力されると、ＭＯＥＩ）ランジスタ
／は開き、入力電圧Ｖ工は導電ライン６／忙出力される
。次にクロックパルス入力端６．７カＨレベルに変化す
るとＭＯ８）ランジスタ／は閉じるが、導電ライン６／
には容量素子ｊを介してＨレベルが印加されているので
、導電ライン乙／は昇圧されｖＩ＋αＶｃとなる。ここ
でｖｃはクロックパルスの据幅重圧であり、αは導電ラ
イン乙／の接地容量Ｃ′と容量素子ｊの容量Ｃにより定
まる容昂分割比で・ α−Ｃ＋五／ で与えられる。ま
たクロークパルス入力端Ａ３がＨレベルになれば、ＩＡ
ｏｓ）ランジスタ、２は開くため、昇圧された導電ライ
ン６／の電圧は導電ライン乙ユに出力される。次にクロ
ックパルス入力端６３が再びＬレベルになると１．１１
０ Ｓ ）ランジスタ２は閉じ容量素＋６には昇圧され
た電圧かたくわえられる。以上の動作を繰り返すことに
より列用された出力電圧Ｖｏ＝Ｖ工＋αＶＯが電圧出力
端ｇより出力される。
このような電圧昇圧回路は、スイッチング素子であるＭ
Ｏ８）ランジスタ／９．２を閉じて＠重結合させるよう
にしなければならず、第７図に示すように導電ラインＡ
／とＭＯ８）ランジスタ／のゲート入力を逆位相にする
ためのインノ々−夕３およびＭＯ８）ランジスタ／のゲ
ート入力とＭＯ［３）ランジスタ！のゲート入力とを逆
位相にするためのインバータ４１−を必要とする。これ
らのインバータ３．４ｔなしに単にＭＯＢ ）ランジス
タ／１．２のゲートに３更位相のクロックパルスを入力
しても、ゲート下に形成される電圧はパルス電圧ｖｃ以
上には上昇しないため、この電圧昇圧回路を多段接ｈ“
じしても出力−１５、圧Ｖｏ ＆、Ｉ： Ｖ丁４−α７
０以上には昇圧されない。このように多段接続して大き
な昇圧電圧（イ）−得るためにｄ、インバータ３．Ｉ／
−が必要であるが、これらインバータ３Ｉｔの出力はク
ロックパルスの／周期ごとに接：Ｉｕｉｌ、電圧にｋさ
れるプζめ、Ｍ ＯＣｌ ｌ・ランジスク／１．２の、
充放電電流はダ１−圧された電圧が大きくなるにしたが
って増太し消費電力の増加をも／ζら１゜また、インバ
ータ３．１１が結合されるとそ肛だけ両型ライン６ノの
接地、容量Ｃ′力抛太するため、容箪分割比α（＝ｃ
４． ａｔ ）を大きくとることか困ｉｉとなる。さら
にイ／ノ々−夕３゜≠があるのでそれたけ素子面積の増
大なもたらす。
Ｏ８）ランジスタ／９．２を閉じて＠重結合させるよう
にしなければならず、第７図に示すように導電ラインＡ
／とＭＯ８）ランジスタ／のゲート入力を逆位相にする
ためのインノ々−夕３およびＭＯ８）ランジスタ／のゲ
ート入力とＭＯ［３）ランジスタ！のゲート入力とを逆
位相にするためのインバータ４１−を必要とする。これ
らのインバータ３．４ｔなしに単にＭＯＢ ）ランジス
タ／１．２のゲートに３更位相のクロックパルスを入力
しても、ゲート下に形成される電圧はパルス電圧ｖｃ以
上には上昇しないため、この電圧昇圧回路を多段接ｈ“
じしても出力−１５、圧Ｖｏ ＆、Ｉ： Ｖ丁４−α７
０以上には昇圧されない。このように多段接続して大き
な昇圧電圧（イ）−得るためにｄ、インバータ３．Ｉ／
−が必要であるが、これらインバータ３Ｉｔの出力はク
ロックパルスの／周期ごとに接：Ｉｕｉｌ、電圧にｋさ
れるプζめ、Ｍ ＯＣｌ ｌ・ランジスク／１．２の、
充放電電流はダ１−圧された電圧が大きくなるにしたが
って増太し消費電力の増加をも／ζら１゜また、インバ
ータ３．１１が結合されるとそ肛だけ両型ライン６ノの
接地、容量Ｃ′力抛太するため、容箪分割比α（＝ｃ
４． ａｔ ）を大きくとることか困ｉｉとなる。さら
にイ／ノ々−夕３゜≠があるのでそれたけ素子面積の増
大なもたらす。
〔発明の目的Ｊ
本発明は上記”ＪＸ４７ｉを考慮してなされたもので、
従来例におけるようなイン・々−夕等を用いることなく
、簡単な構造で多段接昌か容易て昇圧効率の高い’［ｔ
ｉ、圧昇圧回路を提供することを「ｉ的とする。
従来例におけるようなイン・々−夕等を用いることなく
、簡単な構造で多段接昌か容易て昇圧効率の高い’［ｔ
ｉ、圧昇圧回路を提供することを「ｉ的とする。
この目的を達成するために本発明による電圧昇圧回路は
、第１うｎ電桿１の半涜り、基板の表面に形成された第
２導電型の不純物ｖ域と、この不純、物領域と１！ｒ接
する半導体基板上に絶ｔＪ”、ＪＩｊを介して形成され
、前記不純物領域に接続径ノまたｉｑ、 ｌ燵ｋ ｉｉ
、極とを有する回路を１位回路とし、この加何回路を複
数個配列して単位回路列を形成し、この単位回路列のう
ち−！；に、の単位回路に昇圧すべき入力和、圧を印加
し、他グーの単位回路から昇圧“された出力電圧をとり
出す’ｔｔｔｍ列４圧回路であって、前記単位回路列の
前記一端の即位回路以外の単位回路には、所定数の単位
回路？ｃ ＃１１として前記所定数の相数の多相パルス
をそれぞれ溶、緻素子を介して印加し、この多相パルス
の１丹幅電圧は、前記導電性電極の電位と、前記導布１
性π［４介下の半導体基板の表面電位の電位差より大き
いことを特徴とする。
、第１うｎ電桿１の半涜り、基板の表面に形成された第
２導電型の不純物ｖ域と、この不純、物領域と１！ｒ接
する半導体基板上に絶ｔＪ”、ＪＩｊを介して形成され
、前記不純物領域に接続径ノまたｉｑ、 ｌ燵ｋ ｉｉ
、極とを有する回路を１位回路とし、この加何回路を複
数個配列して単位回路列を形成し、この単位回路列のう
ち−！；に、の単位回路に昇圧すべき入力和、圧を印加
し、他グーの単位回路から昇圧“された出力電圧をとり
出す’ｔｔｔｍ列４圧回路であって、前記単位回路列の
前記一端の即位回路以外の単位回路には、所定数の単位
回路？ｃ ＃１１として前記所定数の相数の多相パルス
をそれぞれ溶、緻素子を介して印加し、この多相パルス
の１丹幅電圧は、前記導電性電極の電位と、前記導布１
性π［４介下の半導体基板の表面電位の電位差より大き
いことを特徴とする。
また、本発明による電圧昇圧回路は、前記単位回路列の
前Ｉ’Ｊ２ ）’ｔｌｊ＋の単位回路以外のｉ）ｉ位
回路には、少なくとも／Ｌ゛・ζ上の単位回路おきに単
オ目パルスをそれぞれ賓ｆ＋： ’：！（’ｉ子を介し
て印加し、この単相パルスの振幅電圧にｊｌ、前部：ｌ
ｈ電性電４；：Ｆの電位と前記導電１〈１−電析下の半
導体基板の表面重付との電位差の少なくとも２倍より大
きいことを特徴とする。
前Ｉ’Ｊ２ ）’ｔｌｊ＋の単位回路以外のｉ）ｉ位
回路には、少なくとも／Ｌ゛・ζ上の単位回路おきに単
オ目パルスをそれぞれ賓ｆ＋： ’：！（’ｉ子を介し
て印加し、この単相パルスの振幅電圧にｊｌ、前部：ｌ
ｈ電性電４；：Ｆの電位と前記導電１〈１−電析下の半
導体基板の表面重付との電位差の少なくとも２倍より大
きいことを特徴とする。
本発明の第１の実施例による電圧昇圧回路を第２図、第
３図に示す。第１図はその回路図で、第３図ｄその１υ
１而４１・６告１ン１である。そのＭり造は、第３図に
示すように、Ｐ型半導体基板３３上にｎ型の不刺（物拡
散層、２ｇ 、 、２９ 、 ＪＯ、，７／ 、 ３−
を飛び石状に形成し、これら不純物Ｈ４７ｉ１ヶ層パ、
、２？ 、 、３０ 、 、？／ 、 、？、２の間
の中杏体基板３．？」二にグーｌ−電極２／Ｉ−，コＳ
、２．６．スフを絶縁層１００ ′ｆ：介し、て形成す
る。不純物拡散層２ｇとグーｌ−電極２’ｌは互いに接
続されている。同様に、ゲート電杉２３．２乙、ニアは
それぞれ隣接する不純物拡散層、、１．９ 、３０６、
？／に接続されている。このようにゲート電極）ｑ、２
左、２乙、２ｉはそれぞれ隣接する不純物拡散層：）ｇ
、 、）、ｑ、 ３０ 、３／と接続され、それぞれ
単位回路を構成している９人カｆｔ１ｌｌからみて一番
端の単位回路、すなわち互いに接続されたゲート電極評
と不純物拡散層２ｇとは入力端７に接続される。
３図に示す。第１図はその回路図で、第３図ｄその１υ
１而４１・６告１ン１である。そのＭり造は、第３図に
示すように、Ｐ型半導体基板３３上にｎ型の不刺（物拡
散層、２ｇ 、 、２９ 、 ＪＯ、，７／ 、 ３−
を飛び石状に形成し、これら不純物Ｈ４７ｉ１ヶ層パ、
、２？ 、 、３０ 、 、？／ 、 、？、２の間
の中杏体基板３．？」二にグーｌ−電極２／Ｉ−，コＳ
、２．６．スフを絶縁層１００ ′ｆ：介し、て形成す
る。不純物拡散層２ｇとグーｌ−電極２’ｌは互いに接
続されている。同様に、ゲート電杉２３．２乙、ニアは
それぞれ隣接する不純物拡散層、、１．９ 、３０６、
？／に接続されている。このようにゲート電極）ｑ、２
左、２乙、２ｉはそれぞれ隣接する不純物拡散層：）ｇ
、 、）、ｑ、 ３０ 、３／と接続され、それぞれ
単位回路を構成している９人カｆｔ１ｌｌからみて一番
端の単位回路、すなわち互いに接続されたゲート電極評
と不純物拡散層２ｇとは入力端７に接続される。
また一番階から数えて偶数番目の単位回路、すなわち互
いに接動；されたゲート電極２汐と不純物拡散層ａ９お
よびゲート電極２７と不純物拡散層３／には、それぞれ
容置素子／ｑ、 ２／を介して同位相のクロックパルス
φ、が入力される。奇雰９部目の単位回路、すなわち互
いに接続されたゲート電極２６と不純物拡散層３０には
容訃素子、２０を介してクロックパルスφ、と逆位相の
クロックパルスφ２が入力される。
いに接動；されたゲート電極２汐と不純物拡散層ａ９お
よびゲート電極２７と不純物拡散層３／には、それぞれ
容置素子／ｑ、 ２／を介して同位相のクロックパルス
φ、が入力される。奇雰９部目の単位回路、すなわち互
いに接続されたゲート電極２６と不純物拡散層３０には
容訃素子、２０を介してクロックパルスφ、と逆位相の
クロックパルスφ２が入力される。
最も出力側の不純物拡散層３．２に昇圧された電圧をと
りだすための出力端ｉｏに接続されている。
りだすための出力端ｉｏに接続されている。
以上の構成を回路図として示せば、第２図のようになる
。すなわち直列接続されたＭＯＳ ）ランジスタ／／
、 ／３ 、 ／ｌＩ、 ／＆のそれぞれのゲートは自
分のドレインに接続されて単位回路を構成する。入力側
の／番目の単位回路、すなわちＭＯＳ ）ランジスタ／
／のドレインとゲートは入力端りに接続される。また偶
数昨月の単位回路、すなわちλ４ＯＳトランジスタ／、
２と／■乞はそれぞれ容部素子／りと、２／を介して同
位相のクロックパルスφ、が入力されており、奇数■ｊ
目の単位回路、すなわちＭＯＳトランジスタ／／ｌにけ
容部素子ｙを介してクロックパルスφ、と逆位相のクロ
ックパルスφ、が入力すれる。昇圧された電圧は容付素
子乙によりホールドされ出力端１０よりとり出される。
。すなわち直列接続されたＭＯＳ ）ランジスタ／／
、 ／３ 、 ／ｌＩ、 ／＆のそれぞれのゲートは自
分のドレインに接続されて単位回路を構成する。入力側
の／番目の単位回路、すなわちＭＯＳ ）ランジスタ／
／のドレインとゲートは入力端りに接続される。また偶
数昨月の単位回路、すなわちλ４ＯＳトランジスタ／、
２と／■乞はそれぞれ容部素子／りと、２／を介して同
位相のクロックパルスφ、が入力されており、奇数■ｊ
目の単位回路、すなわちＭＯＳトランジスタ／／ｌにけ
容部素子ｙを介してクロックパルスφ、と逆位相のクロ
ックパルスφ、が入力すれる。昇圧された電圧は容付素
子乙によりホールドされ出力端１０よりとり出される。
次に第弘図、第５図を用いて動作を説明する。
クロックパルスφ１ とφ２は逆位相の関係にあり、第
５図に示す如くなっている。第グ図（ａ）柑：定常状態
における半導体基板３３０表面電位を示す電位分布図で
ある。不純物拡散層２ｇは入力軍５圧ｖＩによる電位、
？Ａを示し、ゲー）・宿、極λイ！下の半導体基板３３
の辰面ｔ、ｉ′チャネル表面電位３りを示し、電位３６
よりチャネル表、 ｔｉｌ山ｉ’、位３７１ｊ、低い。
５図に示す如くなっている。第グ図（ａ）柑：定常状態
における半導体基板３３０表面電位を示す電位分布図で
ある。不純物拡散層２ｇは入力軍５圧ｖＩによる電位、
？Ａを示し、ゲー）・宿、極λイ！下の半導体基板３３
の辰面ｔ、ｉ′チャネル表面電位３りを示し、電位３６
よりチャネル表、 ｔｉｌ山ｉ’、位３７１ｊ、低い。
不純物拡散層バの電位とゲーｌ”ｅｉＬ １’Ｍｊ ：
１．９−下のチャネル表面電位は、クロックパルスφ、
がＨレベルでは、それぞれ３ｇと３９で示す電位となり
、クロックパルスφ、がＬレベルではそれぞれｉとＩ／
、乙に示す電位となる。電位ｑｓはチャネル表面電位３
７と同電位である。クロックパルスφ、がＨレベルであ
ろうか、Ｌレベルであろうが不純物拡散層コツの電位と
ゲート電極ｘ７のチャネル表面電位の相対的関係は同じ
であり、不純物拡散層バの電位よりゲート電極ＢＴのチ
ャネル表面電位の方が低い。電位３ｇと電位ｌＩｓとの
差は、クロックパルスφ、の振幅電圧は等しい。同様に
不純物拡散層３０の電位とゲート電極、２６下のチャネ
ル表面電位は、クロックパルスφ２がＨレベルでは、そ
れぞれｔｉｏとｑ／に示す電位となり、クロックパルス
φ１がＬレベルではそれぞれ１１．７とｙｇに示ず電位
となる。不純物拡散層３／の電位とゲート電接２７下の
チャネル表面電位は、クロックパルスφ１がＨレベルで
は、それぞれダコと９．７で示す電位となり・クロック
パルスφ、がＬレベルでハｅ９トｓＯテ示すレベルとな
る。電位４（？はチャネル表面電位３ｑと同レベルであ
り、電位ヴ９はチャネル表面電位ケ／と同レベルである
。不純物拡散領域３コの電位４１’ｓはチャネル表面電
位り、？と同し４ルであり、最終的な出力電圧Ｖ （１
となる。
１．９−下のチャネル表面電位は、クロックパルスφ、
がＨレベルでは、それぞれ３ｇと３９で示す電位となり
、クロックパルスφ、がＬレベルではそれぞれｉとＩ／
、乙に示す電位となる。電位ｑｓはチャネル表面電位３
７と同電位である。クロックパルスφ、がＨレベルであ
ろうか、Ｌレベルであろうが不純物拡散層コツの電位と
ゲート電極ｘ７のチャネル表面電位の相対的関係は同じ
であり、不純物拡散層バの電位よりゲート電極ＢＴのチ
ャネル表面電位の方が低い。電位３ｇと電位ｌＩｓとの
差は、クロックパルスφ、の振幅電圧は等しい。同様に
不純物拡散層３０の電位とゲート電極、２６下のチャネ
ル表面電位は、クロックパルスφ２がＨレベルでは、そ
れぞれｔｉｏとｑ／に示す電位となり、クロックパルス
φ１がＬレベルではそれぞれ１１．７とｙｇに示ず電位
となる。不純物拡散層３／の電位とゲート電接２７下の
チャネル表面電位は、クロックパルスφ１がＨレベルで
は、それぞれダコと９．７で示す電位となり・クロック
パルスφ、がＬレベルでハｅ９トｓＯテ示すレベルとな
る。電位４（？はチャネル表面電位３ｑと同レベルであ
り、電位ヴ９はチャネル表面電位ケ／と同レベルである
。不純物拡散領域３コの電位４１’ｓはチャネル表面電
位り、？と同し４ルであり、最終的な出力電圧Ｖ （１
となる。
マス、クロックパルスφ、がＬレベルでクロックパルス
φ２がＨレベルの時刻ｔ、における電位分布図は第ｊ図
（ｂ）に示すようになる。不純物拡散層り９に蓄積され
た電荷左／はクロックパルスφ１がＬレベルになること
になり電位２７の障壁を超えて抽出される。この排出さ
れた電荷は不純物拡散層２ｇに流入する。同様に不純物
拡散層３／に蓄積された電荷、ダ３は電位ユクの障壁を
超えて排出され、不純物拡散層３０Ｖ：、蓄積される。
φ２がＨレベルの時刻ｔ、における電位分布図は第ｊ図
（ｂ）に示すようになる。不純物拡散層り９に蓄積され
た電荷左／はクロックパルスφ１がＬレベルになること
になり電位２７の障壁を超えて抽出される。この排出さ
れた電荷は不純物拡散層２ｇに流入する。同様に不純物
拡散層３／に蓄積された電荷、ダ３は電位ユクの障壁を
超えて排出され、不純物拡散層３０Ｖ：、蓄積される。
またこのとき出力端１０から流入した電荷は不純物拡散
層３２に蓄積される。
層３２に蓄積される。
次にクロックパルスφ１がＬレベルになりクロックパル
スφ２がＨレベルになると（時刻１．）、電位分布図は
ｆ、’ ＜を図（Ｃ）に示すように変化する・すると不
純物拡散層３２に蓄積された電荷！ｔＩは電位り・７の
障壁を超えて排出され、不純物拡散層３／に流入して蓄
積される。同様に不純物拡散層３０に蓄積された電荷Ｓ
２は電位３９の障壁を超えて排出され、不純物拡散層３
／に流入して蓄積される。次にクロックパルスφ、がＨ
レベルになり、クロックパルスφ２がＬレベルになると
、Ｐｊび第≠図（＋））のようになり不純物拡散層コ９
と３７に蓄積された電荷り／と！ｉ、３が転送される。
スφ２がＨレベルになると（時刻１．）、電位分布図は
ｆ、’ ＜を図（Ｃ）に示すように変化する・すると不
純物拡散層３２に蓄積された電荷！ｔＩは電位り・７の
障壁を超えて排出され、不純物拡散層３／に流入して蓄
積される。同様に不純物拡散層３０に蓄積された電荷Ｓ
２は電位３９の障壁を超えて排出され、不純物拡散層３
／に流入して蓄積される。次にクロックパルスφ、がＨ
レベルになり、クロックパルスφ２がＬレベルになると
、Ｐｊび第≠図（＋））のようになり不純物拡散層コ９
と３７に蓄積された電荷り／と！ｉ、３が転送される。
以上のような動作を繰り返すことにより出力端１０から
流入した電荷は入力端りに転送され、定常状態において
は第を図（ａ）に示すような電位分布となり、入力電圧
ｖＩは昇圧されて出力電圧■０を得ることができる。
流入した電荷は入力端りに転送され、定常状態において
は第を図（ａ）に示すような電位分布となり、入力電圧
ｖＩは昇圧されて出力電圧■０を得ることができる。
一単位回路により昇圧される昇圧電圧ｖｒは、容量素子
／９．２０．．２／の容量Ｃと接地容量Ｃ′で定する容
量分割比α＝丁〒］、とクロックパルスφ１゜φ、の振
幅電圧■。から次式により求凍る。
／９．２０．．２／の容量Ｃと接地容量Ｃ′で定する容
量分割比α＝丁〒］、とクロックパルスφ１゜φ、の振
幅電圧■。から次式により求凍る。
ｖｒ＝−αＶＯ−ΔＶ
ここでΔＶは不純物拡散層の電位すなわちゲート電極の
電位Ｖｏとゲート電極下のチャネル表面電位φ、との電
位差（ＶＧ Ｖ［３）であり、本実施例の場合には第
を図に示すようにチャネル表面電位φ５が低くなってい
ることが必要である。才だ各単位回路で昇圧するために
は、ｖｒ＞ＯすなわちαＶＱ＞ΔＶであることが必要で
ある。今α≦／であることを考慮すると、クロックパル
スの振幅電圧ｖ′ｃは少なくともゲート電極の電位ＶＧ
とゲート電極下のチャネル表面電位φ８との電位差ΔＶ
より大きくなければならない。
電位Ｖｏとゲート電極下のチャネル表面電位φ、との電
位差（ＶＧ Ｖ［３）であり、本実施例の場合には第
を図に示すようにチャネル表面電位φ５が低くなってい
ることが必要である。才だ各単位回路で昇圧するために
は、ｖｒ＞ＯすなわちαＶＱ＞ΔＶであることが必要で
ある。今α≦／であることを考慮すると、クロックパル
スの振幅電圧ｖ′ｃは少なくともゲート電極の電位ＶＧ
とゲート電極下のチャネル表面電位φ８との電位差ΔＶ
より大きくなければならない。
本実施例による昇圧電圧は各単位回路における昇圧電圧
Ｖｒの和であり、単位回路の数を増やせは任意の高電圧
を得ることができる。もつとも不純物拡散層と半導体基
板とのｐｎ接合におけるブレークダウンが発生しないよ
うな電圧でなければならないことはいうまでもない。
Ｖｒの和であり、単位回路の数を増やせは任意の高電圧
を得ることができる。もつとも不純物拡散層と半導体基
板とのｐｎ接合におけるブレークダウンが発生しないよ
うな電圧でなければならないことはいうまでもない。
第１の実施例においてはコ相のクロックパ／ｌ／スによ
り駆動しているが、３相、≠相、さらにはそれ以上の初
数相のクロックパルスによっても同様に駆動でき、任意
の昇圧電圧を得ることができる。
り駆動しているが、３相、≠相、さらにはそれ以上の初
数相のクロックパルスによっても同様に駆動でき、任意
の昇圧電圧を得ることができる。
次に本発明の第２の実施例による電圧昇圧回路を第７図
に示す。この電圧昇圧回路は、第１の実施例による電圧
昇圧回路と同様に、ｐ型半導体基板３３上にｎ型の不純
物拡散層１０７ 、１０１ 、１０り。
に示す。この電圧昇圧回路は、第１の実施例による電圧
昇圧回路と同様に、ｐ型半導体基板３３上にｎ型の不純
物拡散層１０７ 、１０１ 、１０り。
／１０ 、 ／／／ 、 ／／、２ 、 ／／３を飛び
石状に形成し、これら不純物拡散層１０７ 、 ／（Ｈ
、１０９、／１０ 、 ／／／。
石状に形成し、これら不純物拡散層１０７ 、 ／（Ｈ
、１０９、／１０ 、 ／／／。
／／、２ 、 ／／３の間の半導体基板３３上にゲート
電極１０／ 、 １０２ 、１０３ 、１０／ｌ 、
／θｊ 、 １０１ｒを絶縁層１００を介して形成する
。不純物拡散層１０”） 、 ／（Ｈ。
電極１０／ 、 １０２ 、１０３ 、１０／ｌ 、
／θｊ 、 １０１ｒを絶縁層１００を介して形成する
。不純物拡散層１０”） 、 ／（Ｈ。
１０り、／／θ、 ／ｌ／ 、 ／／２ 、 ／／３と
ケート電極１０／。
ケート電極１０／。
１０．２．１０３ 、１０１７ 、１０３’ 、 １０
１．とはそれぞＪし互いに接続され単位回路を形り児し
ている。第１の実施例と異なる点は、これら単位回路へ
加えるり１コツクパルスが第り図に示すように単相でギ
）る点である。このクロックパルスφは、０・とっおき
の単位回路に加えられ、その間のＱ１位回路に（性向の
クロックパルスも加えずフローディング状態にしておく
。すなわち、互いに接Ｈ」；されゾこ不純物拡ｔ」ダ層
／ｎととゲート電極／θ）、互いに接に尾された不純物
拡散層／１０とゲート電極／舛、互いに接続された不純
物拡散層／／、２とゲート電極ｉｏｔにそれぞれ容量素
子１ｉ１１．、 ｉ／ｌ 、 ｉｉｇを介してクロック
パルスφが加えられる。その間の不純物拡１１′（層ｉ
ｏｙとゲート電極／θ３、不純物拡散層／／／とゲート
１ｂ’、極ｉｏｓは互いに接続され／ヒま１であり、実
際には接地容量／／オ、／／７を有している。
１．とはそれぞＪし互いに接続され単位回路を形り児し
ている。第１の実施例と異なる点は、これら単位回路へ
加えるり１コツクパルスが第り図に示すように単相でギ
）る点である。このクロックパルスφは、０・とっおき
の単位回路に加えられ、その間のＱ１位回路に（性向の
クロックパルスも加えずフローディング状態にしておく
。すなわち、互いに接Ｈ」；されゾこ不純物拡ｔ」ダ層
／ｎととゲート電極／θ）、互いに接に尾された不純物
拡散層／１０とゲート電極／舛、互いに接続された不純
物拡散層／／、２とゲート電極ｉｏｔにそれぞれ容量素
子１ｉ１１．、 ｉ／ｌ 、 ｉｉｇを介してクロック
パルスφが加えられる。その間の不純物拡１１′（層ｉ
ｏｙとゲート電極／θ３、不純物拡散層／／／とゲート
１ｂ’、極ｉｏｓは互いに接続され／ヒま１であり、実
際には接地容量／／オ、／／７を有している。
次に本実施例の動作を説明する。電圧昇圧回路の半導体
基板表面の電位は、第ｒ図の電位分布図に示すように、
第１の実施例の場合とほぼ同じであるが、フローティン
グ状だ１の単位回路の部分では昇圧されない点が相違す
る。出力端りから流入したＬＬ荷は、時刻ｔｏ でクロ
ックパルスφがＨレベルになると、不純物拡散層／／３
から不純物拡散層／／２に転送される（９勤の）、次に
時刻ｔ＋ｚでクロックパルスφがＩｆレベルからＬレベ
ルに変化すると不純物拡１１り）：４ ／／、２に蓄積
された電荷の電位は下かり（移動■）、そのため時刻ｔ
ｅａで不純物拡散層／／／に転送される（移動の）。同
様にして電荷は′ＰＪ、動■→邪動■→邪動の→移動の
→移動■→移動■企経て、入力端りに転送される。この
ようにして入力１１」１圧ｖ１は出力電圧■ｏに昇圧さ
れる。
基板表面の電位は、第ｒ図の電位分布図に示すように、
第１の実施例の場合とほぼ同じであるが、フローティン
グ状だ１の単位回路の部分では昇圧されない点が相違す
る。出力端りから流入したＬＬ荷は、時刻ｔｏ でクロ
ックパルスφがＨレベルになると、不純物拡散層／／３
から不純物拡散層／／２に転送される（９勤の）、次に
時刻ｔ＋ｚでクロックパルスφがＩｆレベルからＬレベ
ルに変化すると不純物拡１１り）：４ ／／、２に蓄積
された電荷の電位は下かり（移動■）、そのため時刻ｔ
ｅａで不純物拡散層／／／に転送される（移動の）。同
様にして電荷は′ＰＪ、動■→邪動■→邪動の→移動の
→移動■→移動■企経て、入力端りに転送される。この
ようにして入力１１」１圧ｖ１は出力電圧■ｏに昇圧さ
れる。
本実施例によるバ圧ｉ８５圧は、クロックパルスが入力
された単位回路とフローティング状態の単位回路とを７
段として各段における昇圧電圧■ｒＩの第１ｊである。
された単位回路とフローティング状態の単位回路とを７
段として各段における昇圧電圧■ｒＩの第１ｊである。
昇圧１１圧ｖｒ、は第１の実施例の場合と同様に考える
と、 Ｖｒ、閏αＶｏ−コΔＶ となる。ここでΔＶが２倍になっているのは各段におけ
る単位回路が２つあることによる。本実施例におけるク
ロックパルスの振幅電圧ｖｃは、上式かられかるように
少なくともゲート電極の■１〃ｖＧとゲー）［極下のチ
ャネル表面電位φ８との電位差ΔＶのコ倍以上でなけれ
ばならない。
と、 Ｖｒ、閏αＶｏ−コΔＶ となる。ここでΔＶが２倍になっているのは各段におけ
る単位回路が２つあることによる。本実施例におけるク
ロックパルスの振幅電圧ｖｃは、上式かられかるように
少なくともゲート電極の■１〃ｖＧとゲー）［極下のチ
ャネル表面電位φ８との電位差ΔＶのコ倍以上でなけれ
ばならない。
本実施例では３段としたカニ、ｐｎ接合におけるブレー
クダウンを起こさムい限り多段接続して任意の電圧を得
ることができる。また本実施例ではクロックパルスを加
える単位回路をひとつおきにしたが、ふたつおきでもそ
れ以上の単位回路を間にはさむようにしてもよい。もっ
ともそのときはクロックパルスを加える単位回路間に存
在ゴる単位回路の数によりクロックパルスの振幅電圧Ｖ
。
クダウンを起こさムい限り多段接続して任意の電圧を得
ることができる。また本実施例ではクロックパルスを加
える単位回路をひとつおきにしたが、ふたつおきでもそ
れ以上の単位回路を間にはさむようにしてもよい。もっ
ともそのときはクロックパルスを加える単位回路間に存
在ゴる単位回路の数によりクロックパルスの振幅電圧Ｖ
。
の下限イ１６が異々る。すなわち間に存在する単位回路
の数をｎとしてクロックパルスの振幅電圧ｖ。
の数をｎとしてクロックパルスの振幅電圧ｖ。
は（ｎ＋ｌ）２７以上でなければなら彦い。
なお、本発駅による電圧昇圧回路１／′ｉ定常状態に達
するまでに余剰電荷を初出する必要があるが、クロック
パルスの周波数は通常数に七以上であるので非常に短時
間で実現でき問題は麿い。また、通常のＭＯＥｔ半導体
素子と同様の製造方法により製造可能でありイ６」ら特
別の製造装置を必要としな（）。
するまでに余剰電荷を初出する必要があるが、クロック
パルスの周波数は通常数に七以上であるので非常に短時
間で実現でき問題は麿い。また、通常のＭＯＥｔ半導体
素子と同様の製造方法により製造可能でありイ６」ら特
別の製造装置を必要としな（）。
−また以上はｐ型千嗜体基板上に形成されたものである
がｐ型ウェル以上であってもよく、逆導電型のｐ型半導
体基板上に形成してもよいことは（・うまでもない・ 〔発明の効果〕 以上の通り本発明によれば、少ない素子数で効率よく電
圧ｒ昇圧することが可能である。また複数段設けた場合
の各段における素子に対する充放電は昇圧された後段に
おいてもクロックパルスの振幅に対応したものであり低
消費電力で動作できる。さらにクロックパルスは単相で
もノ相でも３相でもそれ以上の多相であってもよく、こ
の電圧昇圧回路のために特別なり口ｙクパルスを生成す
る必要はない。
がｐ型ウェル以上であってもよく、逆導電型のｐ型半導
体基板上に形成してもよいことは（・うまでもない・ 〔発明の効果〕 以上の通り本発明によれば、少ない素子数で効率よく電
圧ｒ昇圧することが可能である。また複数段設けた場合
の各段における素子に対する充放電は昇圧された後段に
おいてもクロックパルスの振幅に対応したものであり低
消費電力で動作できる。さらにクロックパルスは単相で
もノ相でも３相でもそれ以上の多相であってもよく、こ
の電圧昇圧回路のために特別なり口ｙクパルスを生成す
る必要はない。
第１図は従来の電圧昇圧回路の回路図、第２図は本発明
の第１の実施例による電圧昇圧回路の回路図、第３図は
同電圧昇圧回路の断面図、第≠図（ａ） 、 （ｂ）
、 （ｃ）はそれぞれ同電圧昇圧回路の電位分布を示す
電位分布図、第５図は同電圧昇圧回路で用いるクロック
パルスの波形図、第６図は同電圧昇圧回路におけるゲー
ト電極の電位とチャネル表面電位との関係を示すグラフ
、第７図は本発明の第２の実施例による電圧昇圧回路の
断面図、第♂図は同電圧昇圧回路の電位分布を示す電位
分布図、第７図は同電圧昇圧回路で用いられるクロック
パルスの波形図である。 ２・・容量素子、り・・入力端、／θ・・出力端、／／
。 ／、２ 、 ／、？ 、 ／４’ 、 ／！；・・ＭＯ
Ｓ）ランジスタ、／９ 、２０ 。 ２／・容量素子、＋２り８Ｂ、２乙、λ７・・・ゲート
電極、２ｇ。 、２９．３θ、 Ｊ／ 、 、７；ｌ・・・不純物拡散
領域、３３・半導体基板、ｉｏｏ・・・絶縁層、ｉｏｉ
、 ｔｏ、２． ｔｏ３． ｔｏヶ。 １０！ 、 １０ｔ・・・ゲート電極、１０７ 、 ／
θと、 １０９’ 。 ／１０ 、 ／／／ 、 ／／、２ 、 ／／３・・・
不純物拡散層、／／≠。 ｉｉｔ 、 ／／７・・・容量素子。
の第１の実施例による電圧昇圧回路の回路図、第３図は
同電圧昇圧回路の断面図、第≠図（ａ） 、 （ｂ）
、 （ｃ）はそれぞれ同電圧昇圧回路の電位分布を示す
電位分布図、第５図は同電圧昇圧回路で用いるクロック
パルスの波形図、第６図は同電圧昇圧回路におけるゲー
ト電極の電位とチャネル表面電位との関係を示すグラフ
、第７図は本発明の第２の実施例による電圧昇圧回路の
断面図、第♂図は同電圧昇圧回路の電位分布を示す電位
分布図、第７図は同電圧昇圧回路で用いられるクロック
パルスの波形図である。 ２・・容量素子、り・・入力端、／θ・・出力端、／／
。 ／、２ 、 ／、？ 、 ／４’ 、 ／！；・・ＭＯ
Ｓ）ランジスタ、／９ 、２０ 。 ２／・容量素子、＋２り８Ｂ、２乙、λ７・・・ゲート
電極、２ｇ。 、２９．３θ、 Ｊ／ 、 、７；ｌ・・・不純物拡散
領域、３３・半導体基板、ｉｏｏ・・・絶縁層、ｉｏｉ
、 ｔｏ、２． ｔｏ３． ｔｏヶ。 １０！ 、 １０ｔ・・・ゲート電極、１０７ 、 ／
θと、 １０９’ 。 ／１０ 、 ／／／ 、 ／／、２ 、 ／／３・・・
不純物拡散層、／／≠。 ｉｉｔ 、 ／／７・・・容量素子。
Claims (1)
- 【特許請求の範囲】 ／、第１導電型の半導体基板の表面に形成された第２導
電型の不純物領域と、この不純物領域と隣接する半導体
基板上に絶縁層を介して形成され、前記不純物領域に接
続された導電性電極とを有する回路を単位回路とし、こ
の単位回路を複数個配列して単位回路列を形成し、この
単位回路列のうち一端の単位回路に昇圧すべき入力電圧
を印加し、他端の単位回路から昇圧された出力電圧をと
り出す電圧昇圧回路であって、前記単位回路列の前記一
端の単位回路以外の単位回路には、所定数の単位回路を
組として前記所、実数の相数の多相パルスをそれぞれ容
量素子を介して印加し、この多相パルスの振幅電圧は、
前記導電性電極の電位と、前記導電性電極下の半導体基
板の表面電位との電位差より太きいことを特徴とする電
圧昇圧回路。 ふ第１導電型の半導体基板の表面に形成された第λ導電
型の不純物領域と、この不純物領域と隣接する半導体基
板上に絶縁層を介して形成され、前記不純物領域に接続
された導電性電極とを有する回路を単位回路とし、この
単位回路を複数個配列し文単位回路列を形成し、この単
位回路列のうち一端の単位回路に昇圧ずべき入力電圧を
印加し、他端の単位回路から昇圧された出力電圧をとり
出す電圧引圧回路であって、前記単位回路列の前記一端
の単位回路以外の単位回路には、少なくとも７以上の単
位回路おきに単相パルスをそれぞれ容量素子を介して印
加し、この単相パルスの振幅電圧は、前記導電性電極の
電位と、前記導電性１１．極下の半導体基板の表面電位
との電位差の少なくとも２倍より大きいことを特徴とす
る電圧引圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093481A JPS59218766A (ja) | 1983-05-27 | 1983-05-27 | 電圧昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093481A JPS59218766A (ja) | 1983-05-27 | 1983-05-27 | 電圧昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59218766A true JPS59218766A (ja) | 1984-12-10 |
Family
ID=14083533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093481A Pending JPS59218766A (ja) | 1983-05-27 | 1983-05-27 | 電圧昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685921A1 (en) * | 1994-05-31 | 1995-12-06 | STMicroelectronics S.r.l. | Capacitive charge pump, Bicmos circuit for low supply voltage |
| US6531912B2 (en) | 2000-02-25 | 2003-03-11 | Nec Corporation | High voltage generating circuit improved in parasitic capacitance of voltage-dividing resistance |
-
1983
- 1983-05-27 JP JP58093481A patent/JPS59218766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685921A1 (en) * | 1994-05-31 | 1995-12-06 | STMicroelectronics S.r.l. | Capacitive charge pump, Bicmos circuit for low supply voltage |
| US5581455A (en) * | 1994-05-31 | 1996-12-03 | Sgs-Thomson Microelectronics, S.R.L. | Capacitive charge pump, BiCMOS circuit for low supply voltage and method therefor |
| US6531912B2 (en) | 2000-02-25 | 2003-03-11 | Nec Corporation | High voltage generating circuit improved in parasitic capacitance of voltage-dividing resistance |
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