KR20130095377A - 반도체 집적 회로와 이를 포함하는 장치 - Google Patents

반도체 집적 회로와 이를 포함하는 장치 Download PDF

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Abstract

반도체 집적 회로는 공간적으로 분배된 저장 소자들과, 각각이 상기 저장 소자들 각각에 인접하게 배치되고, 클락 신호를 수신하는 인버터 체인들과, 상기 인버터 체인들 각각의 출력 신호와 상기 클락 신호를 논리 연산하여 펄스 신호를 생성하는 펄스 생성 논리 회로를 포함한다. 상기 저장 소자들 각각은 상기 펄스 신호에 응답하여 대응되는 입력 데이터를 저장한다.

Description

반도체 집적 회로와 이를 포함하는 장치{SEMICONDUCTOR INTEGRATED CIRCUIT AND DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 집적 회로에 관한 것으로, 특히 펄스의 펄스 폭(pulse width)을 안정적으로 조절할 수 있는 펄스 생성 회로를 포함하는 반도체 집적 회로와 이를 포함하는 장치에 관한 것이다.
디지털 시스템에서, 마스터/슬레이브 플립-플롭(master/slave flip-flop)이 저장 소자(storage element)로서 널리 사용된다.
고속 처리(high-speed processing)가 요구되는 디지털 시스템에서, 펄스에 응답하여 동작하는 펄스드 플립-플롭(pulsed flop-flip)이 사용된다. 이때, 펄스드 플립-플롭의 전력 소모는 마스터/슬레이브 플립-플롭의 전력 소모보다 크다.
펄스 생성 회로는 직렬로 접속된 인버터와 지연 소자(delay element), 및 클락 신호와 상기 지연 소자의 출력 신호를 AND 연산하여 펄스를 생성하는 AND 게이트를 포함한다.
이때 상기 펄스의 펄스 폭은 상기 지연 소자의 지연에 따라 결정된다. 상기 지연 소자의 공정 변화(process variation)가 생길 경우, 상기 펄스의 펄스 폭이 좁아지거나 넓어질 수 있다. 이러한 변화에 따라, 펄스드 플립-플롭의 셋-업 시간 (set-up time) 및/또는 홀드 시간(hold time)이 변할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 저장 소자들 사이의 공간적인 레이아웃 변화(spatial layout variation)에 무관하게 펄스의 펄스 폭(pulse width)을 안정적으로 조절할 수 있는 펄스 생성 회로를 포함하는 반도체 집적 회로와 이를 포함하는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 집적 회로는 공간적으로 분산 배치된 저장 소자들과, 각각이 상기 저장 소자들 각각에 인접하게 배치되고 클락 신호를 수신하는 인버터 체인들과, 상기 인버터 체인들 각각의 출력 신호와 상기 클락 신호를 논리 연산하여 펄스 신호를 생성하는 펄스 생성 논리 회로를 포함한다.
실시 예에 따라 상기 펄스 생성 논리 회로는 상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 OR 게이트와, 상기 클락 신호와 상기 OR 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함한다.
다른 실시 예에 따라, 상기 펄스 생성 논리 회로는 상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 제1AND 게이트와, 상기 클락 신호와 상기 제1AND 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함한다.
또 다른 실시 예에 따라, 상기 펄스 생성 논리 회로는 적어도 하나의 선택 신호에 기초하여 상기 인버터 체인들 각각의 상기 출력 신호 중에서 어느 하나의 출력 신호를 출력하는 선택 회로와, 상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함한다.
또 다른 실시 예에 따라, 상기 펄스 생성 논리 회로는 상기 인버터 체인들 중에서 제1그룹의 인버터 체인들 각각의 출력 신호를 수신하는 제1AND 게이트와, 상기 인버터 체인들 중에서 제2그룹의 인버터 체인들 각각의 출력 신호를 수신하는 OR 게이트와, 적어도 하나의 선택 신호에 응답하여 상기 제1AND 게이트의 출력 신호 또는 상기 OR 게이트(24)의 출력 신호를 출력하는 선택 회로와, 상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함한다.
본 발명의 실시 예에 따른 데이터 처리 장치는 데이터 소스와, 상기 데이터 소스로부터 출력된 데이터를 처리하는 반도체 집적 회로를 포함한다.
상기 반도체 집적 회로는 공간적으로 분산 배치되고 펄스 신호에 응답하여 상기 데이터를 저장하는 저장 소자들과, 각각이 상기 저장 소자들 각각에 인접하게 배치되고 클락 신호를 수신하는 인버터 체인들과, 상기 인버터 체인들 각각의 출력 신호와 클락 신호를 논리 연산하여 상기 펄스 신호를 생성하는 펄스 생성 논리 회로를 포함한다.
본 발명의 실시 예에 따른 펄스 생성 회로는 데이터 저장 소자들의 공간적인 레이아웃 변화에 무관하게 펄스의 펄스 폭을 안정적으로 조절할 수 있는 효과가 있다.
따라서, 본 발명의 실시 예에 따른 펄스 생성 회로는 펄스드 플립-플롭의 셋-업 시간 (set-up time) 및/또는 홀드 시간(hold time)을 조절할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 3은 본 발명의 또 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 4는 본 발명의 또 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 5는 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 펄스 분배 네트워크를 포함하는 반도체 집적 회로의 일 실시 예를 나타내는 블록도이다.
도 6은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 펄스 분배 네트워크를 포함하는 반도체 집적 회로의 다른 실시 예를 나타내는 블록도이다.
도 7은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 일 실시 예를 나타내는 개략적인 블록도이다.
도 8은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 다른 실시 예를 나타내는 개략적인 블록도이다.
도 9는 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 또 다른 실시 예를 나타내는 개략적인 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 1을 참조하면, 반도체 집적 회로(10A)는 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
상기 펄스 생성 회로는 복수의 인버터 체인들(10-1~10-7)과 펄스 생성 논리 회로(12A)를 포함한다.
복수의 인버터 체인들(10-1~10-7) 각각은 클락 신호(CLK)를 수신한다. 복수의 인버터 체인들(10-1~10-7) 각각은 하나의 인버터 또는 직렬로 접속된 홀수개의 인버터들을 포함한다.
펄스 생성 논리 회로(12A)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호, 즉 반전된 지연된 클락 신호(inverted-delayed clock signal)를 논리 연산하여 펄스 신호(PS)를 생성한다.
펄스 생성 논리 회로(12A)는 제1논리 게이트, 예컨대 OR 게이트(20), 및 제2논리 게이트, 예컨대 AND 게이트(30)를 포함한다.
OR 게이트(20)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호를 논리 연산, 예컨대 OR 연산한다.
AND 게이트(30)는 클락 신호(CLK)와 OR 게이트(20)의 출력 신호를 논리 연산, 예컨대 AND 연산하여 펄스 신호(PS)를 생성한다.
상기 펄스 생성 회로에 의해 생성된 펄스 신호(PS)는 복수의 저장 소자들 (30-1~30-7) 각각으로 공급된다. 따라서, 복수의 저장 소자들(30-1~30-7) 각각은 펄스 신호(PS)에 응답하여 대응되는 입력 데이터를 저장, 예컨대 래치(latch)할 수 있다.
예컨대, 복수의 저장 소자들(30-1~30-7) 각각은 펄스 싱크(pulse sink)로서 레지스터(register), 래치(latch), 또는 플립-플롭(flip-flip) 등으로 구현될 수 있다.
복수의 인버터 체인들(10-1~10-7) 각각은 공간적으로 분배된(spatial distributed) 또는 분산 배치된 복수의 저장 소자들(30-1~30-7) 각각에 인접하게 레이아웃(layout)될 수 있다. 따라서, 복수의 인버터 체인들(10-1~10-7) 각각은 복수의 저장 소자들 (30-1~30-7) 사이의 공간적인 레이아웃 변화(spatial layout variation)를 감시할 수 있다.
도 1에 도시된 바와 같이, 저장 소자(30-1)는 펄스 생성 회로로부터 공간적으로 가장 가까이 레이아웃(또는 배치) 되고, 저장 소자(30-6 또는 30-7)는 상기 펄스 생성 회로로부터 공간적으로 가장 멀리 레이아웃(또는 배치) 된다.
예컨대, 저장 소자(30-1)와 인버터 체인(10-1)이 서로 인접하게 배치됨에 따라, 인버터 체인(10-1)의 출력 신호에는 저장 소자(30-1)의 공정(process) 변화, 전압(voltage) 변화, 및/또는 온도(temperature) 변화가 반영될 수 있다. 저장 소자(30-6)와 인버터 체인(10-6)이 서로 인접하게 배치됨에 따라, 인버터 체인(10-6)의 출력 신호에는 저장 소자(30-6)의 공정 변화, 전압 변화, 및/또는 온도 변화가 반영될 수 있다.
이에 따라 각 인버터 체인은 각 저장 소자의 특성들을 모니터하기 위한 모니터 로직(monitor logic)의 기능을 수행할 수 있다.
본 명세서에서 설명될 도 1부터 도 4에 도시된 인버터 체인들(10-1~10-7)과 저장 소자들(30-1~30-7)은 설명의 편의를 위해 예시적으로 도시된 것으로서, 본 발명의 기술적 사상이 인버터 체인의 개수와 저장 소자의 개수에 한정되는 것이 아니다.
또한, 인버터 체인(또는 지연 소자)을 어디에 레이아웃(또는 배치) 할지는 설계자에 따라 다양하게 변경될 수 있다.
또한, 도 1부터 도 4의 저장 소자들(30-1~30-7)은 일렬로 배치되어 있으나, 저장 소자들(30-1~30-7) 각각의 배치 위치는 다양하게 변경될 수 있다.
도 1부터 도 4에 도시된 바와 같이, 저장 소자들(30-1~30-7)이 하나의 펄스 생성 회로를 공유하는 구조는 클러스터 플립-플립들(cluster flip-flops) 이라고 불릴 수도 있다.
또한, 인버터 체인으로 클락 신호(CLK)를 전송하는 경로는 포워딩 경로 (forwarding path)라고 불릴 수 있고, 상기 인버터 체인으로 출력된 클락 신호, 즉 반전된 지연된 클락 신호가 전송되는 경로는 백워딩 경로(backwarding path)라 불릴 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 2를 참조하면, 반도체 집적 회로(10B)는 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
상기 펄스 생성 회로는 복수의 인버터 체인들(10-1~10-7)과 펄스 생성 논리 회로(12B)를 포함한다.
펄스 생성 논리 회로(12B)를 제외하면, 도 1의 반도체 집적 회로(10A)의 구조와 동작과 도 2의 반도체 집적 회로(10B)의 구조와 동작은 실질적으로 동일하다.
펄스 생성 논리 회로(12B)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호, 즉 반전된 지연된 클락 신호를 논리 연산하여 펄스 신호(PS)를 생성한다.
펄스 생성 논리 회로(12B)는 제1AND 게이트(21)와 제2AND 게이트(30)를 포함한다.
제1AND 게이트(21)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호를 AND 연산한다.
제2AND 게이트(30)는 클락 신호(CLK)와 제1AND 게이트(21)의 출력 신호를 AND 연산하여 펄스 신호(PS)를 생성한다.
도 3은 본 발명의 또 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 3을 참조하면, 반도체 집적 회로(10C)는 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
상기 펄스 생성 회로는 복수의 인버터 체인들(10-1~10-7)과 펄스 생성 논리 회로(12C)를 포함한다.
펄스 생성 논리 회로(12C)를 제외하면, 도 1의 반도체 집적 회로(10A)의 구조와 동작과 도 3의 반도체 집적 회로(10C)의 구조와 동작은 실질적으로 동일하다.
펄스 생성 논리 회로(12C)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호, 즉 반전된 지연된 클락 신호를 논리 연산하여 펄스 신호(PS)를 생성한다.
펄스 생성 논리 회로(12C)는 선택 회로(22)와 AND 게이트(30)를 포함한다.
선택 회로(22)는 적어도 하나의 선택 신호(SEL1)에 기초하여 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호 중에서 어느 하나를 AND 게이트(30)로 전송한다.
AND 게이트(30)는 클락 신호(CLK)와 선택 회로(22)의 출력 신호를 AND 연산하여 펄스 신호(PUS)를 생성한다.
도 4는 본 발명의 또 다른 실시 예에 따른 펄스 생성 회로를 포함하는 반도체 집적 회로의 블록도를 나타낸다.
도 4를 참조하면, 반도체 집적 회로(10D)는 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
상기 펄스 생성 회로는 인버터 체인들(10-1~10-7)과 펄스 생성 논리 회로 (12D)를 포함한다.
펄스 생성 논리 회로(12D)를 제외하면, 도 1의 반도체 집적 회로(10A)의 구조와 동작과 도 4의 반도체 집적 회로(10D)의 구조와 동작은 실질적으로 동일하다.
펄스 생성 논리 회로(12D)는 복수의 인버터 체인들(10-1~10-7) 각각의 출력 신호, 즉 반전된 지연된 클락 신호를 논리 연산하여 펄스 신호(PS)를 생성한다.
펄스 생성 논리 회로(12D)는 제1AND 게이트(23), OR 게이트(24), 선택 회로 (25)와 제2AND 게이트(30)를 포함한다.
제1AND 게이트(23)는 인버터 체인들(10-1~10-7) 중에서 제1그룹의 인버터 체인들(10-1, 10-2, 10-5, 및 10-6) 각각의 출력 신호를 수신하여 AND 연산한다.
OR 게이트(24)는 인버터 체인들(10-1~10-7) 중에서 제2그룹의 인버터 체인들 (10-1, 10-3, 10-4, 및 10-7) 각각의 출력 신호를 수신하여 OR 연산한다.
선택 회로(25)는 적어도 하나의 선택 신호(SEL2)에 응답하여 제1AND 게이트 (23)의 출력 신호 또는 OR 게이트(24)의 출력 신호를 출력한다.
제2AND 게이트(30)는 클락 신호(CLK)와 선택 회로(25)의 출력 신호를 AND 연산하여 펄스 신호(PS)를 생성한다.
인버터 체인(10-1)은 제1AND 게이트(23)와 OR 게이트(24)에 의해 공유된다. 실시 예에 따라, 인버터 체인(10-1)의 출력 신호는 제1AND 게이트(23) 또는 OR 게이트(24)로 공급될 수도 있다.
실시 예에 따라, 제1그룹은 복수의 인버터 체인들(10-2, 10-4, 및 10-6)을 의미할 수 있고, 제2그룹은 복수의 인버터 체인들(10-3, 10-5, 및 10-7)을 의미할 수 있다. 복수의 인버터 체인들을 어떻게 그룹화(grouping)할지는 설계에 따라 다양하게 변경될 수 있다.
도 5는 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 펄스 분배 네트워크를 포함하는 반도체 집적 회로의 일 실시 예를 나타내는 블록도이다.
도 5를 참조하면, 반도체 집적 회로(100)는 클락 신호(CLK)를 분배하기 위한 복수의 트리 브렌치들(tree branches(TBs))을 포함하는 클락 트리(CLOCK TREE (CT))와 복수의 펄스 분배 네트워크들(pulse distribution networks(PDNs); 10)을 포함한다.
복수의 펄스 분배 네트워크들(10) 각각은 도 1부터 도 4를 참조하여 설명한 집적 회로(10A, 10B, 10C, 또는 10D; 총괄적으로 '10')에 포함된 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
반도체 집적 회로(100)는 클락 소스(clock source), 예컨대 위상 동기 루프 (phase locked loop(PLL))로부터 출력된 클락 신호(CLK)를 버퍼링하고, 버퍼링된 클락 신호를 클락 트리(CT)로 전송하기 위한 적어도 하나의 클락 버퍼(100-1)를 더 포함할 수 있다.
클락 트리(CT)는 클락 신호(CLK), 즉 버퍼된 클락 신호를 복수의 트리 브렌치들(TBs)로 전송할 수 있다. 이하에서는 설명의 편의를 위해, 클락 신호 및/또는 버퍼된 클락 신호를 "클락 신호(CLK)"라 한다. 예컨대, 클락 트리(CT)는 클락 분배 네트워크(clock distribution network)로 불릴 수 있다.
각 PDN(10)은 복수의 트리 브렌치들(TBs) 중에서 대응되는 트리 브렌치(TB)를 통하여 전송된 클락 신호(CLK)를 이용하여 펄스 신호(PS)를 생성할 수 있다.
도 1부터 도 4를 참조하여 설명한 바와 같이, 각 PDN(10)의 펄스 생성 회로로부터 생성된 펄스 신호(PS)는 각 PDN(10)에 구현된 복수의 저장 소자들(30-1~30-7) 각각으로 공급될 수 있다. 따라서, 복수의 저장 소자들(30-1~30-7) 각각은 펄스 신호(PS)에 응답하여 대응되는 입력 데이터를 래치할 수 있다.
여기서, 트리 브랜치(TB)는 클락 신호(CLK)를 각 PDN(10)의 펄스 생성 회로로 전송할 수 있는 클락 경로(clock path)를 의미한다.
도 6은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 펄스 분배 네트워크의 다른 실시 예를 나타내는 블록도이다.
도 5와 도 6을 참조하면, 클락 신호(CLK)를 전송하는 도 5의 트리 구조가 도 6에서는 메시 구조로 변경되었다.
도 6을 참조하면, 반도체 집적 회로(200)는 클락 신호(CLK)를 분배하기 위한 복수의 메시 브렌치들(mesh branches)을 포함하는 클락 메시(CLOCK MESH (CM))와 복수의 펄스 분배 네트워크들(PDN; 10)을 포함한다.
예컨대, 메시는 와이어들(wires) 또는 패턴들의 균일한 사각형 그리드 (uniform rectangular grid)를 의미할 수 있다.
반도체 집적 회로(200)는 클락 소스, 예컨대 PLL로부터 출력된 클락 신호 (CLK)를 버퍼링하고, 버퍼된 클락 신호를 클락 메시(CM)로 전송하는 적어도 하나의 메시 버퍼와, 클락 신호(CLK)를 상기 적어도 하나의 메시 버퍼로 전송하기 위한 클락 버퍼를 더 포함할 수 있다.
클락 메시(CM)는 클락 신호(CLK), 즉 버퍼된 클락 신호를 복수의 메시 브렌치들(MBs)로 전송한다.
각 PDN(10)의 각 펄스 생성 회로는 메시 브렌치들(MBs) 중에서 대응되는 매시 브렌치(MB)를 통하여 전송된 클락 신호(CLK)를 이용하여 펄스 신호(PS)를 생성한다.
도 1부터 도 4를 참조하여 설명한 바와 같이, 각 PDN(10)의 펄스 생성 회로로부터 생성된 펄스 신호(PS)는 각 PDN(10)에 구현된 복수의 저장 소자들(30-1~30-7)로 공급될 수 있다. 따라서, 복수의 저장 소자들(30-1~30-7) 각각은 펄스 신호 (PS)에 응답하여 대응되는 입력 데이터를 래치할 수 있다.
여기서, 메시 브랜치(MB)는 클락 신호(CLK)를 펄스 생성 회로로 전송할 수 있는 클락 경로(clock path)를 의미한다.
도 7은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 일 실시 예를 나타내는 개략적인 블록도이다.
데이터 처리 장치(300)는 반도체 집적 회로(10), 데이터 소스(210), 및 클락 소스(220)를 포함한다. 실시 예에 따라, 데이터 소스(210) 및/또는 클락 소스 (220)는 반도체 집적 회로(10)에 집적될 수 있다.
반도체 집적 회로(10)는 도 1부터 도 4를 참조하여 설명한 펄스 생성 회로와 복수의 저장 소자들(30-1~30-7)을 포함한다.
데이터 처리 장치(300)는 도 1부터 도 4를 참조하여 설명한 펄스 생성 회로에 의해 생성된 펄스 신호(PS)에 응답하여 데이터 소스(210)로부터 출력된 데이터를 처리할 수 있는 모든 데이터 처리 장치를 의미한다.
예컨대, 데이터 처리 장치(300)는 시스템-온 칩(system-on chip(SoC)), 프로세서(processor), CPU(central processing unit), PC(personal computer), 데이터 서버(data server), 또는 휴대용 장치(portable device)를 의미할 수 있다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 차량용 네비게이션 시스템(car navigation system), 손으로 들고다닐 수 있는 게임 콘솔 (handheld game console), 또는 e-북(e-book)과 같이 손으로 들고다닐 수 있는 장치(handheld device)로 구현될 수 있다.
도 8은 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 다른 실시 예를 나타내는 개략적인 블록도이다.
도 8을 참조하면, 데이터 처리 장치(400)는 버스(310)를 통하여 서로 통신하는 반도체 집적 회로(10), 마이크로프로세서(320), 디스플레이(330), 및 데이터 소스(350)를 포함한다.
도 7의 데이터 소스(210)와 동일한 기능을 수행하는 데이터 소스(350)는 내장 메모리 또는 외장 메모리일 수 있다. 또한, 데이터 처리 장치(400)는 클락 신호 (CLK)를 생성하는 클락 소스(340)를 더 포함한다. 실시 예에 따라, 클락 소스(340)는 반도체 집적 회로(10)에 내장될 수 있다. 실시 예에 따라, 반도체 집적 회로 (10)와 마이크로프로세서(320)는 하나의 칩(chip)으로 집적될 수 있다.
상술한 바와 같이, 데이터 처리 장치(400)는 PC(personal computer), 데이터 서버, 또는 휴대용 장치로 구현될 수 있다.
도 9는 도 1, 도 2, 도 3, 또는 도 4에 도시된 펄스 생성 회로를 포함하는 데이터 처리 장치의 또 다른 실시 예를 나타내는 개략적인 블록도이다.
도 1, 도 2, 도 3, 도 4, 및 9를 참조하면, 데이터 처리 장치(500)는 하나의 집적 회로 또는 하나의 SoC로 구현될 수 있다.
데이터 처리 장치(500)는 반도체 집적 회로(10)와 로직 회로(410)를 포함한다. 로직 회로(410)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 로직 회로(410)는 복수의 저장 소자들의 일부를 포함할 수 있다.
반도체 집적 회로(10)에 구현된 각 저장 소자는 펄스 신호(PS)에 응답하여 로직 회로(410)와 데이터를 주거나 받을 수 있다. 예컨대, 입력 데이터(Data_In)는 반도체 집적 회로(10)와 로직 회로(410)에서 처리된 후 출력 데이터(Data-out)로서 출력될 수 있다.
도 9의 "PG"는 도 1, 도 2, 도 3, 또는 도 4를 참조하여 설명한 펄스 생성 회로를 의미한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10A, 10B, 10C, 및 10D: 반도체 집적 회로
10-1~10-7: 인버터 체인
22, 25: 선택 회로
30-1~30-7: 저장 소자
100, 200: 반도체 집적 회로
300, 400, 및 500: 데이터 처리 장치
410: 로직 회로

Claims (10)

  1. 공간적으로 분산 배치된 저장 소자들;
    각각이 상기 저장 소자들 각각에 인접하게 배치되고, 클락 신호를 수신하는 인버터 체인들; 및
    상기 인버터 체인들 각각의 출력 신호와 상기 클락 신호를 논리 연산하여 펄스 신호를 생성하는 펄스 생성 논리 회로를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 OR 게이트; 및
    상기 클락 신호와 상기 OR 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 제1AND 게이트; 및
    상기 클락 신호와 상기 제1AND 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 펄스 생성 논리 회로는,
    적어도 하나의 선택 신호에 기초하여, 상기 인버터 체인들 각각의 상기 출력 신호 중에서 어느 하나의 출력 신호를 출력하는 선택 회로; 및
    상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 중에서 제1그룹의 인버터 체인들 각각의 출력 신호를 수신하는 제1AND 게이트;
    상기 인버터 체인들 중에서 제2그룹의 인버터 체인들 각각의 출력 신호를 수신하는 OR 게이트;
    적어도 하나의 선택 신호에 응답하여, 상기 제1AND 게이트의 출력 신호 또는 상기 OR 게이트의 출력 신호를 출력하는 선택 회로; 및
    상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함하는 반도체 집적 회로.
  6. 데이터 소스;
    상기 데이터 소스로부터 출력된 데이터를 처리하는 반도체 집적 회로를 포함하며,
    상기 반도체 집적 회로는,
    공간적으로 분산 배치되고, 펄스 신호에 응답하여 상기 데이터를 저장하는 저장 소자들;
    각각이 상기 저장 소자들 각각에 인접하게 배치되고, 클락 신호를 수신하는 인버터 체인들; 및
    상기 인버터 체인들 각각의 출력 신호와 상기 클락 신호를 논리 연산하여 상기 펄스 신호를 생성하는 펄스 생성 논리 회로를 포함하는 데이터 처리 장치.
  7. 제6항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 OR 게이트; 및
    상기 클락 신호와 상기 OR 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함하는 데이터 처리 장치.
  8. 제6항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 각각의 상기 출력 신호를 수신하는 제1AND 게이트; 및
    상기 클락 신호와 상기 제1AND 게이트의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함하는 데이터 처리 장치.
  9. 제6항에 있어서, 상기 펄스 생성 논리 회로는,
    적어도 하나의 선택 신호에 기초하여, 상기 인버터 체인들 각각의 상기 출력 신호 중에서 어느 하나의 출력 신호를 출력하는 선택 회로; 및
    상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 AND 게이트를 포함하는 데이터 처리 장치.
  10. 제6항에 있어서, 상기 펄스 생성 논리 회로는,
    상기 인버터 체인들 중에서 제1그룹의 인버터 체인들 각각의 출력 신호를 수신하는 제1AND 게이트;
    상기 인버터 체인들 중에서 제2그룹의 인버터 체인들 각각의 출력 신호를 수신하는 OR 게이트;
    적어도 하나의 선택 신호에 응답하여, 상기 제1AND 게이트의 출력 신호 또는 상기 OR 게이트의 출력 신호를 출력하는 선택 회로; 및
    상기 클락 신호와 상기 선택 회로의 출력 신호를 AND 연산하여 펄스 신호를 생성하는 제2AND 게이트를 포함하는 데이터 처리 장치.
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