JP2009267908A - クロックシフト用遅延ライン回路 - Google Patents

Abstract

【課題】クロックの周波数が高周波の場合でも、遅延時間の変更時に、出力されるクロックにグリッチを発生させることがないクロックシフト用遅延ライン回路を提供する。
【解決手段】直列に接続されたインバータ−マルチプレクサ型の複数の遅延セルが、所定数の遅延セルを含む複数の遅延ブロックに分割され、折り返し場所の遅延セルを切り替えて、クロックを、折り返し場所の遅延セルに対応する時間遅延する遅延ライン部と、クロックの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出する第１の検出部と、各々の遅延ブロックから出力される遅延信号およびクロックに応じて、クロックが、どの遅延ブロックまで伝搬しているのかを検出する第２の検出部と、第１および第２の検出部により検出された遅延ブロックが一致するか否かを検出する第３の検出部とを備えている。遅延ライン回路では、第３の検出部により一致が検出された場合に折り返し場所の遅延セルを切り替える。
【選択図】図１

Description

本発明は、制御信号により指定される折り返し場所の遅延セルに対応する所定の時間クロックを遅延する、インバータ−マルチプレクサ型のクロックシフト用遅延ライン回路に関するものである。

図７は、従来のクロックシフト用遅延ライン回路の構成を表す一例の回路図である。同図に示す遅延ライン回路５０は、折り返し場所の遅延セルを切り替えることにより、クロックＣＬＫＩＮを折り返し場所に対応する所定の時間遅延してクロックＣＬＫＯＵＴとして出力する、インバータ−反転マルチプレクサ型のものである。遅延ライン回路５０は、直列に接続された複数のインバータ５４と、各々のインバータ５４に対応して設けられた反転マルチプレクサ５６とによって構成されている。

ここで、初段のインバータ５４にはクロックＣＬＫＩＮが入力されている。各々の反転マルチプレクサ５６の入力端子０には、対応するインバータ５４への入力信号が入力され、入力端子１には、後段の反転マルチプレクサ５６の出力信号が入力されている。最終段の反転マルチプレクサ５６の入力端子１は電源に接続され、初段の反転マルチプレクサ５６からはクロックＣＬＫＯＵＴが出力されている。また、各々の反転マルチプレクサ５６の選択制御端子には制御信号ＳＥＬ＜ｍ＞（ｍは０以上の整数）が入力されている。

クロックＣＬＫＩＮは、直列に接続された複数のインバータ５４によって伝搬され、インバータ５４の遅延時間に相当する時間ずつ遅延される。反転マルチプレクサ５６では、制御信号ＳＥＬ＜ｍ＞がローレベルの場合、入力端子０への入力信号、すなわち、対応するインバータ５４への入力信号が出力される。一方、制御信号ＳＥＬ＜ｍ＞がハイレベルの場合、入力端子１への入力信号、すなわち、後段の反転マルチプレクサ５６の出力信号が出力される。

つまり、遅延ライン回路５０では、反転マルチプレクサ５６を利用することにより、直列に接続された複数のインバータ５４の途中でクロックＣＬＫＩＮを折り返し、クロックＣＬＫＩＮを所定の時間だけ遅延してクロックＣＬＫＯＵＴとして出力できる。クロックＣＬＫＩＮが通過する遅延セル（インバータ５４＋反転マルチプレクサ５６）の段数、すなわち遅延時間は、制御信号ＳＥＬ＜ｍ＞により、クロックＣＬＫＩＮの折り返し場所を切り替えることで変更することができる。

クロックＣＬＫＩＮの折り返し場所の指定は、制御信号ＳＥＬ＜ｍ＞により、反転マルチプレクサ５６の経路を選択することで行う。折り返し場所以降の全ての反転マルチプレクサ５６では経路０を有効にし、折り返し場所よりも前の全ての反転マルチプレクサ５６では経路１を有効にする。例えば、左側から３段目の反転マルチプレクサ５６でクロックＣＬＫＩＮを折り返す場合、１，２段目の反転マルチプレクサ５６では経路１を有効にし、３段目以降の全ての反転マルチプレクサ５６では経路０を有効にする。

ところで、遅延ライン回路５０では、直列に接続された複数のインバータ５４からなる遅延ライン中の状態が固定されていない時に、制御信号ＳＥＬ＜ｍ＞により、クロックＣＬＫＩＮの折り返し場所を切り替える（遅延時間を変更する）と、クロックＣＬＫＯＵＴにグリッチが発生するという問題がある。すなわち、以下の（ｉ）ないし（ｉｉ）の場合にはグリッチが発生する。
（ｉ）切替後の折り返し場所が偶数個目のインバータの出力であるときに、入力されるクロックＣＬＫＩＮのレベルと、切替後の折り返し場所のクロックのレベルが異なる場合、あるいは、
（ｉｉ）切替後の折り返し場所が奇数個目のインバータの出力であるときに、入力されるクロックＣＬＫＩＮのレベルと、切替後の折り返し場所のクロックのレベルが同じである場合。

これに対し、例えば、特許文献１が提案されている。特許文献１には、外部制御された遅延量だけ入力信号をｎ段階（ｎは自然数）に遅延させて出力信号として導出する可変遅延バッファ回路であって、ＣＭＯＳ回路を構成するＭＯＳトランジスタの縦属接続段数が互いに異なるｎ個のクロックドインバータ回路を、制御回路により外部制御信号に応じて択一的に有効状態に設定し、この有効状態に設定されたクロックドインバータ回路に入力信号を入力しクロックドインバータ回路から出力信号を導出するようにした可変遅延バッファ回路が開示されている。

特開２００１−１０２９１０号公報

上述する特許文献１の可変遅延バッファ回路では、最も遅延時間が小さい遅延セルの出力と、最も遅延時間が大きい遅延セルの出力が等しいことを検出することにより、遅延ラインの状態が固定されていることを確認している。しかし、この方法では、遅延ラインが多くの遅延セルからなる場合、クロックＣＬＫＩＮの周波数が高周波になると対応できないという問題がある。

本発明の目的は、前記従来技術の問題点を解消し、クロックの周波数が高周波の場合であっても、遅延時間の変更時に、出力されるクロックにグリッチを発生させることがないクロックシフト用遅延ライン回路を提供することにある。

上記目的を達成するために、本発明は、クロックを、折り返し場所の遅延セルに対応する所定の時間遅延する、インバータ−マルチプレクサ型のクロックシフト用遅延ライン回路であって、
直列に接続されたインバータ−マルチプレクサ型の複数の遅延セルが、所定数の前記遅延セルを含む複数の遅延ブロックに分割され、第２の制御信号により折り返し場所の遅延セルを切り替えることにより、前記クロックを、前記折り返し場所の遅延セルに対応する時間遅延する遅延ライン部と、
第１の制御信号に応じて、前記クロックの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出し、第１の検出信号を出力する第１の検出部と、
各々の前記遅延ブロックから出力される、前記クロックを前記所定数の遅延セルによる遅延時間ずつ遅延した遅延信号および前記クロックに応じて、当該クロックが、どの遅延ブロックまで伝搬しているのかを検出し、第２の検出信号を出力する第２の検出部と、
前記第１および第２の検出信号に応じて、前記第１および第２の検出部により検出された遅延ブロックが一致するか否かを検出し、第３の検出信号を出力する第３の検出部と、
前記第３の検出信号がイネーブル状態の場合に前記第１の制御信号を保持し、前記第２の制御信号として出力する保持回路とを備えていることを特徴とするクロックシフト用遅延ライン回路を提供するものである。

本発明によれば、クロックの折り返し場所を切り替える際、切替後の折り返し場所以前の遅延ラインの状態が固定されていることを確認し、固定されている間に制御信号の更新を有効にするので、折り返し場所の切替時におけるグリッチの発生を確実に防止できる。

また、遅延ライン回路は、遅延ライン部における、複数の遅延セルを所定数（偶数）の遅延セルずつに分けて、それぞれ、複数の遅延セルを含む複数の遅延ブロックで構成されている。このように遅延ライン部を複数の遅延ブロックに分割することによって、遅延ライン部を制御する遅延制御部、第１〜第３の検出部、およびフリップフロップの回路規模を削減できるというメリットがある。

さらに、入力されるクロックのパルス幅は、入力されるクロックから切替後の折り返し場所を含む遅延ブロックの最後のインバータの出力までの遅延時間以上あればよく、折り返し場所までの遅延セルの段数が少ない時は高周波のクロックにも対応できる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロックシフト用遅延ライン回路を詳細に説明する。

図１は、本発明のクロックシフト用遅延ライン回路の構成を表す一実施形態のブロック図である。同図に示すクロックシフト用遅延ライン回路１０は、折り返し場所の遅延セルを切り替えることにより、クロックＣＬＫＩＮを折り返し場所に対応する所定の時間遅延してクロックＣＬＫＯＵＴとして出力する。遅延ライン回路１０は、遅延ライン部１２と、遅延制御部１４と、第１、第２および第３の検出部１６、１８、２０と、１６個のフリップフロップ２２とによって構成されている。

遅延ライン部１２は、制御信号Ｘ＜７：０＞およびＹ＜７：０＞により指定（決定）される折り返し場所に応じて、クロックＣＬＫＩＮを所定の時間遅延してクロックＣＬＫＯＵＴとして出力する、インバータ−反転マルチプレクサ型の遅延ラインである。また、遅延ライン部１２は、制御信号Ｘ＜７：０＞およびＹ＜７：０＞に関わらず、クロックＣＬＫＩＮを一定の時間（後述する遅延ブロックの、直列に接続された８個のインバータ２４による遅延時間）ずつ遅延した遅延信号ＩＮ＜０＞〜ＩＮ＜７＞を出力する。

遅延ライン部１２は、図２に示すように、直列に接続された８個の遅延ブロックＩＸ０〜ＩＸ７によって構成されている。クロックＣＬＫＩＮは初段の遅延ブロックＩＸ０に入力され、クロックＣＬＫＯＵＴは初段の遅延ブロックＩＸ０から出力されている。全ての遅延ブロックＩＸ０〜ＩＸ７には制御信号Ｘ＜７：０＞が入力され、各々の遅延ブロックＩＸ０〜ＩＸ７には、それぞれ、制御信号Ｙ＜０＞〜Ｙ＜７＞が入力されている。各々の遅延ブロックＩＸ０〜ＩＸ７からは、それぞれ、遅延信号ＩＮ＜０＞〜ＩＮ＜７＞が出力されている。

ここで、図中、左端の構成要素を初段（１段目）と呼び、右側の構成要素に向かうに従って２〜８段目と呼ぶものとする。右端の構成要素が最終段（８段目）である。

各々の遅延ブロックＩＸ０〜ＩＸ７は、図３に示すように、それぞれ、直列に接続された８個のインバータ２４と、各々のインバータ２４に対応して設けられた８個の反転マルチプレクサ２６と、各々の反転マルチプレクサ２６に対応して設けられた８個のＮＡＮＤ回路２８および８個のＮＯＲ回路３０とによって構成されている。つまり、遅延ライン部１２には、合計６４段の遅延セル（インバータ２４および反転マルチプレクサ２６）が設けられている。

なお、初段の遅延ブロックＩＸ０には、初段の反転マルチプレクサ２６に対応するＮＯＲ回路３０は設けられていないが、初段のＮＯＲ回路３０を設け、その一方の反転入力端子をグランドに接続する構成とすることもできる。

例えば、初段の遅延ブロックＩＸ０において、８個のＮＡＮＤ回路２８の一方の入力端子には制御信号Ｙ＜０＞が入力され、他方の入力端子には、それぞれ、制御信号Ｘ＜０＞〜Ｘ＜７＞が入力されている。

また、７個のＮＯＲ回路３０の一方の反転入力端子には前段のＮＯＲ回路３０の出力信号が入力され、他方の反転入力端子には、それぞれ、２〜８段目のＮＡＮＤ回路２８の出力信号が入力されている。ただし、初段の遅延ブロックＩＸ０には、初段のＮＯＲ回路３０が設けられていないので、２段目のＮＯＲ回路３０の一方の反転入力端子には、初段のＮＡＮＤ回路２８の出力信号が入力されている。

８個の反転マルチプレクサ２６の入力端子０には、対応するインバータ２４への入力信号（クロックＣＬＫＩＮおよび１〜７段目のインバータ２４の出力信号）が入力され、入力端子１には、それぞれ、後段の反転マルチプレクサ２６の出力信号が入力されている。初段の反転マルチプレクサ２６の選択入力端子には、初段のＮＡＮＤ回路２８の出力信号が入力され、２〜８段目の反転マルチプレクサ２６の選択入力端子には、それぞれ、２〜８段目のＮＯＲ回路３０の出力信号が入力されている。

なお、最終段の反転マルチプレクサ２６の入力端子１には、２段目の遅延ブロックＩＸ１の初段の反転マルチプレクサ２６の出力信号が入力されている。

また、２段目以降の遅延ブロックＩＸ１〜ＩＸ７には、初段の反転マルチプレクサ２６に対応する初段のＮＯＲ回路３０が設けられている。遅延ブロックＩＸ１〜ＩＸ７の初段のＮＯＲ回路３０の一方の反転入力端子には、前段の遅延ブロックＩＸ０〜ＩＸ６の最終段のＮＯＲ回路３０の出力信号が入力され、他方の入力端子には、初段のＮＡＮＤ回路２８の出力信号が入力されている。

最終段の遅延ブロックＩＸ７の最終段の反転マルチプレクサ２６の入力端子１は電源に接続されている。また、遅延ブロックＩＸ０〜６の最終段のインバータ２４の出力は、それぞれ、次段の遅延ブロックＩＸ１〜ＩＸ７の初段のインバータ２４に入力されている。

続いて、遅延制御部１４は、クロックＣＬＫＩＮの折り返し場所、すなわち、クロックＣＬＫＩＮが入力されてからクロックＣＬＫＯＵＴが出力されるまでの遅延時間を制御するための制御信号Ｐｒｅ＿Ｘ＜７：０＞およびＰｒｅ＿Ｙ＜７：０＞を出力する。制御信号Ｐｒｅ＿Ｙ＜７：０＞は折り返し場所の遅延ブロックを指定する信号であり、制御信号Ｐｒｅ＿Ｘ＜７：０＞は、制御信号Ｐｒｅ＿Ｙ＜７：０＞で指定される遅延ブロックにおける反転マルチプレクサ２６の経路（つまり、折り返し場所の反転マルチプレクサ２６）を指定する信号である。

遅延制御部１４の具体的な回路例は示していないが、遅延制御部１４には、例えば、この遅延ライン回路１０を搭載する半導体装置の外部ピンや内部回路等から、図１に示すように、クロックＣＬＫＩＮの折り返し場所の遅延セルを指定する設定値が入力されている。遅延制御部１４からは、この設定値に応じて生成された制御信号Ｐｒｅ＿Ｘ＜７：０＞およびＰｒｅ＿Ｙ＜７：０＞が出力されている。

第１の検出部１６は、制御信号Ｐｒｅ＿Ｙ＜７：０＞に応じて、クロックＣＬＫＩＮの折り返し場所の遅延セルが、８個の遅延ブロックＩＸ０〜ＩＸ７のうちのどの遅延ブロックに含まれているのかを検出し、その検出信号ＰＹ０〜ＰＹ７を出力する。

第１の検出部１６は、図４に示すように、７個のＥＸＯＲ回路３２によって構成されている。各々のＥＸＯＲ回路３２の一方の入力端子には、それぞれ、制御信号Ｐｒｅ＿Ｙ＜０＞〜Ｐｒｅ＿Ｙ＜６＞が入力され、他方の入力端子には、それぞれ、制御信号Ｐｒｅ＿Ｙ＜１＞〜Ｐｒｅ＿Ｙ＜７＞が入力されている。制御信号Ｐｒｅ＿Ｙ＜０＞はそのまま検出信号ＰＹ０として出力され、各々のＥＸＯＲ回路３２の出力信号は、それぞれ、検出信号ＰＹ１〜ＰＹ７として出力されている。

第１の検出部１６は、制御信号Ｐｒｅ＿Ｙ＜７：０＞のうち、隣接する制御信号Ｐｒｅ＿Ｙ同士を比較することによって、クロックＣＬＫＩＮの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出する。図４の例では、第１の検出部１６は、クロックＣＬＫＩＮの折り返し場所の遅延セルが、ハイレベルの検出信号ＰＹに対応する遅延ブロックに含まれていることを検出する。

第２の検出部１８は、遅延信号ＩＮ＜０＞〜ＩＮ＜７＞およびクロックＣＬＫＩＮに応じて、クロックＣＬＫＩＮが、８個の遅延ブロックＩＸ０〜ＩＸ７のうちのどの遅延ブロック（の最終段のインバータ２４の出力信号）まで伝搬しているのかを検出し、その検出信号ＰＩ０〜ＰＩ７を出力する。

第２の検出部１８は、図５に示すように、８個のＥＸＮＯＲ回路３４によって構成されている。各々のＥＸＮＯＲ回路３４の一方の入力端子には、それぞれ、遅延信号ＩＮ＜０＞〜ＩＮ＜７＞が入力され、他方の入力端子にはクロックＣＬＫＩＮが入力されている。各々のＥＸＮＯＲ回路３４の出力信号は、それぞれ、検出信号ＰＩ０〜ＰＩ７として出力されている。

第２の検出部１８は、各々の遅延ブロックＩＸ０〜ＩＸ７から出力される遅延信号ＩＮ＜０＞〜ＩＮ＜７＞とクロックＣＬＫＩＮとを比較することによって、クロックＣＬＫＩＮが、どの遅延ブロックまで伝搬しているのかを検出する。図５の例では、第２の検出部１８は、クロックＣＬＫＩＮが、ハイレベルとなった検出信号ＰＩに対応する遅延ブロックまで伝搬していることを検出する。

第３の検出部２０は、検出信号ＰＹ０〜ＰＹ７および検出信号ＰＩ０〜ＰＩ７に応じて、第１の検出部１６により検出された遅延ブロックと第２の検出部１８により検出された遅延ブロックとが一致するか否かを検出し、その検出信号ＦＦ＿ＥＮを出力する。つまり、第３の検出部２０は、クロックＣＬＫＩＮが、切替後の折り返し場所の遅延セルまで伝搬しているか否かを検出する。

第３の検出部２０は、図６に示すように、８個のＡＮＤ回路３６と、１個のＯＲ回路３８とによって構成されている。各々のＡＮＤ回路３６の一方の入力端子には、それぞれ、検出信号ＰＹ０〜ＰＹ７が入力され、他方の入力端子には、それぞれ、検出信号ＰＩ０〜ＰＩ７が入力されている。全てのＡＮＤ回路３６の出力信号はＯＲ回路３８に入力され、ＯＲ回路３８からは検出信号ＦＦ＿ＥＮが出力されている。

第３の検出部２０は、検出信号ＰＹ＜０＞〜ＰＹ＜７＞と、それぞれ対応する、検出信号ＰＩ＜０＞〜ＰＩ＜７＞との論理積の少なくとも１つがハイレベルになると、第１および第２の検出部１６、１８により検出された遅延ブロックが一致したことを検出する。図６の例では、第３の検出部２０は、８個のＡＮＤ回路３６のうちの１つがハイレベルになると、一致したことを検出する。

フリップフロップ２２は、検出信号ＦＦ＿ＥＮがハイレベル（イネーブル状態）の場合にイネーブル状態となり、クロックＣＬＫの立上りに同期して、制御信号Ｐｒｅ＿Ｘ＜７：０＞およびＰｒｅ＿Ｙ＜７：０＞を保持し、制御信号Ｘ＜７：０＞およびＹ＜７：０＞として出力する。言い換えると、フリップフロップ２２は、検出信号ＦＦ＿ＥＮがローレベル（ディスエーブル状態）の場合にディスエーブル状態となり、クロックＣＬＫが立ち上がっても制御信号Ｐｒｅ＿Ｘ＜７：０＞およびＰｒｅ＿Ｙ＜７：０＞は保持されず、制御信号Ｘ＜７：０＞およびＹ＜７：０＞は更新されない。

フリップフロップ２２は、図１では、１６個のフリップフロップをまとめて１つだけを表している。フリップフロップ２２のデータ入力端子Ｄには制御信号Ｐｒｅ＿Ｘ＜７：０＞およびＰｒｅ＿Ｙ＜７：０＞が入力され、イネーブル入力端子ＥＮには検出信号ＦＦ＿ＥＮが入力され、クロック入力端子にはクロックＣＬＫが入力されている。また、フリップフロップ２２からは、制御信号Ｘ＜７：０＞およびＹ＜７：０＞が出力されている。

クロックＣＬＫは、クロックＣＬＫＩＮに同期した同じ周波数のクロックであり、例えば、クロックＣＬＫＩＮそのものや、クロックＣＬＫＩＮを所定の時間遅延させたものを使用することができる。

次に、遅延ライン回路１０の動作を説明する。

クロックＣＬＫＩＮの折り返し場所の指定は、反転マルチプレクサ２６の経路を選択することで行う。折り返し場所以降の全ての反転マルチプレクサ２６では経路０が有効とされ、折り返し場所よりも前の全ての反転マルチプレクサ５６では経路１が有効とされる。

例えば、４段目の遅延ブロックＩＸ３に含まれる３段目の反転マルチプレクサ２６の位置でクロックＣＬＫＩＮを折り返すように設定値が設定された場合、すなわち、クロックＣＬＫＩＮの折り返し場所が切り替えられた場合、４段目の遅延ブロックＩＸ３の３段目以降の全ての反転マルチプレクサ２６では経路０が有効とされ、４段目の遅延ブロックＩＸ３の２段目よりも前の全ての反転マルチプレクサ２６では経路１が有効とされる。

この場合、遅延制御部１４からは、制御信号Ｐｒｅ＿Ｘ＜０：７＞＝‘ＬＬＨＨＨＨＨＨ’、Ｐｒｅ＿Ｙ＜０：７＞＝‘ＬＬＬＨＨＨＨＨ’が出力される。ここで、‘Ｌ’はローレベル、‘Ｈ’はハイレベルを表す。なお、図４〜図６には、４段目の遅延ブロックＩＸ３の３段目の反転マルチプレクサ２６でクロックＣＬＫＩＮの折り返しを行う場合の論理値が（Ｌ）、（Ｈ）で示されている。この論理値は、クロックＣＬＫＩＮに立上りエッジが入力され、かつ、制御信号の切替が可能な期間中の場合の値である。

第１の検出部１６では、７個のＥＸＯＲ回路３２により、制御信号Ｐｒｅ＿Ｙ＜０：６＞と制御信号Ｐｒｅ＿Ｙ＜１：７＞との比較が行われる。その結果、第１の検出部１６からは、制御信号Ｐｒｅ＿Ｙ＜０：７＞＝‘ＬＬＬＨＨＨＨＨ’に応じて、検出信号ＰＹ０〜ＰＹ７＝‘ＬＬＬＨＬＬＬＬ’が出力される。つまり、検出信号ＰＹ３だけが‘Ｈ’となり、検出信号ＰＹ０〜ＰＹ２およびＰＹ４〜ＰＹ７は‘Ｌ’となる。

第２の検出部１８では、８個のＥＸＮＯＲ回路３４により、クロックＣＬＫＩＮの折り返し場所の切替が行われる前の各々の遅延信号ＩＮ＜０＞〜ＩＮ＜７＞と、クロックＣＬＫＩＮとの比較が行われる。第２の検出部１８から出力される検出信号ＰＩ０〜ＰＩ７は、クロックＣＬＫＩＮのレベルが変化する毎に全て‘Ｌ’となり、その後、遅延信号ＩＮ＜０＞〜ＩＮ＜７＞がこの順序で‘Ｈ’に変化するに従って、ＰＩ０〜ＰＩ７の順序で１つずつ‘Ｈ’に変化する。

遅延信号ＩＮ＜３＞とクロックＣＬＫＩＮとが同一レベルになると、検出信号ＰＩ３（つまり、ＰＩ０〜ＰＩ３）が‘Ｈ’となり、クロックＣＬＫＩＮが４段目の遅延ブロックＩＸ３の最終段のインバータ２４の出力まで伝搬したことになる。

第３の検出部２０では、８個のＡＮＤ回路３６により、検出信号ＰＩ０〜ＰＩ７と検出信号ＰＹ０〜ＰＹ７とのＡＮＤ（論理積）が取られ、さらに、ＯＲ回路３８により、全てのＡＮＤ回路３６の出力信号のＯＲ（論理和）が取られ、検出信号ＦＦ＿ＥＮとして出力される。前述のように、検出信号ＰＹ３だけが‘Ｈ’であるから、検出信号ＰＩ３が‘Ｈ’になった時に検出信号ＦＦ＿ＥＮが‘Ｈ’となる。

検出信号ＦＦ＿ＥＮが‘Ｈ’になると、クロックＣＬＫの立上りに同期して、制御信号Ｐｒｅ＿Ｘ＜０：７＞およびＰｒｅ＿Ｙ＜０：７＞が１６個のフリップフロップ２２に保持され、制御信号Ｘ＜０：７＞およびＹ＜０：７＞として出力される。すなわち、制御信号Ｘ＜０：７＞は、制御信号Ｐｒｅ＿Ｘ＜０：７＞と同じ値である‘ＬＬＨＨＨＨＨＨ’となり、制御信号Ｙ＜０：７＞は、Ｐｒｅ＿Ｙ＜０：７＞と同じ値である‘ＬＬＬＨＨＨＨＨ’となる。

このように、制御信号Ｘ＜０：７＞およびＹ＜０：７＞は、クロックＣＬＫＩＮが４段目の遅延ブロックＩＸ３の最終段のインバータ２４の出力まで伝搬した後に、切替後の値に更新される。つまり、クロックＣＬＫＩＮが切替後の折り返し場所まで伝搬して、遅延ラインの状態が固定されている間のみフリップフロップ２２がイネーブル状態となり、制御信号Ｘ＜０：７＞およびＹ＜０：７＞が切替後の値に更新される。これにより、切替時にグリッチが発生することを確実に防止することができる。

続いて、制御信号Ｘ＜０：７＞およびＹ＜０：７＞の値が更新されると、１〜３段目の遅延ブロックＩＸ０〜ＩＸ２では、全てのＮＡＮＤ回路２８およびＮＯＲ回路３０の出力信号が‘Ｈ’となり、全ての反転マルチプレクサ２６は経路１が選択される。

また、４段目の遅延ブロックＩＸ３では、３段目の遅延ブロックＩＸ２の最終段のＮＯＲ回路３０の出力信号が‘Ｈ’であるから、１および２段目のＮＡＮＤ回路２８およびＮＯＲ回路３０の出力信号が‘Ｈ’となり、３〜８段目のＮＡＮＤ回路２８およびＮＯＲ回路３０の出力信号は‘Ｌ’となる。その結果、１および２段目の反転マルチプレクサ２６は経路１が選択され、３〜８段目の反転マルチプレクサ２６は経路０が選択される。

さらに、５〜８段目の遅延ブロックＩＸ４〜ＩＸ７では、４段目の遅延ブロックＩＸ３の最終段のＮＯＲ回路３０の出力信号が‘Ｌ’であるから、ＮＡＮＤ回路２８の出力信号に関わらず、全てのＮＯＲ回路３０の出力信号が‘Ｌ’となる。その結果、全ての反転マルチプレクサ２６は経路０が選択される。

つまり、クロックＣＬＫＩＮは、初段の遅延ブロックＩＸ０の初段のインバータ２４から４段目の遅延ブロックＩＸ３の２段目のインバータ２４まで伝搬して、４段目の遅延ブロックＩＸ３の３段目の反転マルチプレクサ２６で折り返され、さらに、４段目の遅延ブロックＩＸ３の３段目の反転マルチプレクサから初段の遅延ブロックＩＸ０の初段の反転マルチプレクサまで伝搬して、クロックＣＬＫＯＵＴとして出力される。

クロックＣＬＫＩＮの折り返し場所を切り替える際、切替後（新規）の折り返し場所までの遅延ラインの状態が固定されている間に制御信号Ｘ＜７：０＞およびＹ＜７：０＞を切り替えれば、折り返し場所の切替時にグリッチは発生しない。

すなわち、折り返し場所では、反転マルチプレクサ２６の経路１が無効になっている。従って、折り返し場所以降の遅延セルを通過するクロックＣＬＫＩＮは、折り返し場所の反転マルチプレクサ２６によって止められることになり出力には反映されない。そのため、切替後の折り返し場所以降の遅延ラインの状態が固定されているか否かは、グリッチの発生に関与しない。

従って、遅延ラインを、偶数個の遅延セルからなる複数の遅延ブロックに分割した場合、（１）切替後の折り返し場所がどの遅延ブロックに含まれるかを検出し、（２）入力されるクロックＣＬＫＩＮのレベルと、切替後の折り返し場所の遅延セルが含まれる遅延ブロックの最終段のインバータ２４の出力信号のレベルが等しいことを検出し、（２）の両者のレベル（論理値）が等しいことが確認できれば、切替後の折り返し場所以前の遅延ラインの状態が固定されているといえる。

（２）が確認できている期間中のみ制御信号Ｘ＜７：０＞およびＹ＜７：０＞の更新を有効にすることで、折り返し場所の切替時におけるグリッチの発生を確実に防止することができる。

また、遅延ライン回路１０は、遅延ライン部１２における、６４段（６４個）の遅延セルを８段（８個）ずつに分けて、それぞれ、８個の遅延セルを含む８個の遅延ブロックで構成されている。このように遅延ライン部１２を複数の遅延ブロックに分割することによって、遅延ライン部１２を制御する遅延制御部１４、第１〜第３の検出部１６，１８，２０、およびフリップフロップ２２の回路規模を削減できるというメリットがある。

入力されるクロックＣＬＫＩＮのパルス幅は、入力されるクロックＣＬＫＩＮと遅延信号ＩＮ＜０＞〜ＩＮ＜７＞が等しいことをもって切替後の折り返し場所までクロックが伝搬したことを検出するためのクロックのパルス幅以上あればよく、折り返し場所までの遅延セルの段数が少ない時は高周波のクロックＣＬＫＩＮにも対応できる。すなわち、入力されるクロックＣＬＫＩＮの周波数が高周波になるに応じてシフトに必要な遅延セルの段数が少なくなる。そのため、高周波の時に、指定可能な折り返し場所までの段数が少ないことは問題にはならない。

なお、遅延セルの段数や遅延ブロックの個数（分割数）は何ら限定されない。インバータの代わりにバッファを使用することができ、反転マルチプレクサの代わりに、出力が反転しないマルチプレクサを使用することもできる。本発明では、これらを総称してインバータ−マルチプレクサ型の遅延ラインと呼ぶ。また、遅延制御部を設けず、制御信号Ｐｒｅ＿ＸおよびＰｒｅ＿Ｙを直接入力してもよい。

制御信号、検出信号、遅延信号などの各信号の極性は何ら限定されない。また、遅延ライン部、第１〜第３の検出部、フリップフロップの具体的な構成も何ら限定されず、同様の機能を果たすものを使用できる。例えば、フリップフロップは、どのような保持回路であってもよい。

本発明は、基本的に以上のようなものである。
以上、本発明のクロックシフト用遅延ライン回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のクロックシフト用遅延ライン回路の構成を表す一実施形態のブロック図である。 図１に示す遅延ライン部の構成を表す概略図である。 図２に示す遅延ブロックの構成を表す概略図である。 図１に示す第１の検出部の構成を表す概略図である。 図１に示す第２の検出部の構成を表す概略図である。 図１に示す第３の検出部の構成を表す概略図である。 従来のクロックシフト用遅延ライン回路の構成を表す一例の回路図である。

符号の説明

１０、５０ クロックシフト用遅延ライン回路
ＩＸ０〜ＩＸ７ 遅延ブロック
１２ 遅延ライン部
１４ 遅延制御部
１６、１８、２０ 検出部
２２ フリップフロップ
２４、５４ インバータ
２６、５６ 反転マルチプレクサ
２８ ＮＡＮＤ回路
３０ ＮＯＲ回路
３２ ＥＸＯＲ回路
３４ ＥＸＮＯＲ回路
３６ ＡＮＤ回路
３８ ＯＲ回路

Claims (1)

1. クロックを、折り返し場所の遅延セルに対応する所定の時間遅延する、インバータ−マルチプレクサ型のクロックシフト用遅延ライン回路であって、
   直列に接続されたインバータ−マルチプレクサ型の複数の遅延セルが、所定数の前記遅延セルを含む複数の遅延ブロックに分割され、第２の制御信号により折り返し場所の遅延セルを切り替えることにより、前記クロックを、前記折り返し場所の遅延セルに対応する時間遅延する遅延ライン部と、
   第１の制御信号に応じて、前記クロックの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出し、第１の検出信号を出力する第１の検出部と、
   各々の前記遅延ブロックから出力される、前記クロックを前記所定数の遅延セルによる遅延時間ずつ遅延した遅延信号および前記クロックに応じて、当該クロックが、どの遅延ブロックまで伝搬しているのかを検出し、第２の検出信号を出力する第２の検出部と、
   前記第１および第２の検出信号に応じて、前記第１および第２の検出部により検出された遅延ブロックが一致するか否かを検出し、第３の検出信号を出力する第３の検出部と、
   前記第３の検出信号がイネーブル状態の場合に前記第１の制御信号を保持し、前記第２の制御信号として出力する保持回路とを備えていることを特徴とするクロックシフト用遅延ライン回路。

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