JPH10327047A - 半導体集積回路およびその設計方法 - Google Patents
半導体集積回路およびその設計方法Info
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- JPH10327047A JPH10327047A JP9132145A JP13214597A JPH10327047A JP H10327047 A JPH10327047 A JP H10327047A JP 9132145 A JP9132145 A JP 9132145A JP 13214597 A JP13214597 A JP 13214597A JP H10327047 A JPH10327047 A JP H10327047A
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- G06F30/32—Circuit design at the digital level
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Abstract
(57)【要約】
【課題】 クロックスキューによる誤動作をより簡単な
且つより少ない手順で無くし、レイアウト設計のＴＡＴ
を短縮できる半導体集積回路及び半導体集積回路の設計
方法を提供することを目的とする。 【解決手段】 論理ネット２１に基づき通常のフリップ
フロップによる第１論理セルを使用して決定し、レイア
ウトの結果であるレイアウト情報２２に基づいて論理シ
ミュレーションを行い、該論理シミュレーションの結果
であるタイミング情報２３を設計仕様２０に照らして、
タイミングずれによる誤動作の可能性を検証し、更に、
タイミングずれによる誤動作の可能性がある箇所の第１
論理セルを、フリップフロップのデータ入力端またはデ
ータ出力端に遅延素子が接続されている第２論理セルま
たは第３論理セルに置き換え、当該半導体集積回路のレ
イアウトを決定する。
且つより少ない手順で無くし、レイアウト設計のＴＡＴ
を短縮できる半導体集積回路及び半導体集積回路の設計
方法を提供することを目的とする。 【解決手段】 論理ネット２１に基づき通常のフリップ
フロップによる第１論理セルを使用して決定し、レイア
ウトの結果であるレイアウト情報２２に基づいて論理シ
ミュレーションを行い、該論理シミュレーションの結果
であるタイミング情報２３を設計仕様２０に照らして、
タイミングずれによる誤動作の可能性を検証し、更に、
タイミングずれによる誤動作の可能性がある箇所の第１
論理セルを、フリップフロップのデータ入力端またはデ
ータ出力端に遅延素子が接続されている第２論理セルま
たは第３論理セルに置き換え、当該半導体集積回路のレ
イアウトを決定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
び半導体集積回路の設計方法に係り、特に、クロックス
キューによる誤動作をより簡単な操作で、しかもより少
ない手順で回避でき、半導体集積回路のレイアウト設計
のＴＡＴ（turnaround time）を短縮できる半導体集積
回路およびその設計方法に関する。
び半導体集積回路の設計方法に係り、特に、クロックス
キューによる誤動作をより簡単な操作で、しかもより少
ない手順で回避でき、半導体集積回路のレイアウト設計
のＴＡＴ（turnaround time）を短縮できる半導体集積
回路およびその設計方法に関する。
【０００２】
【従来の技術】半導体集積回路において、半導体プロセ
スの微細化と共に、配線による信号伝搬遅延の全体の信
号伝搬遅延に占める割合がだんだんと大きくなってい
る。また、各信号線の配線による信号伝搬遅延は、レイ
アウト設計の結果に大きく依存する。そのため、クロッ
クのスキュー量がどの程度になるかは、レイアウト設計
の結果によらなければ、正確に見積もることはできな
い。
スの微細化と共に、配線による信号伝搬遅延の全体の信
号伝搬遅延に占める割合がだんだんと大きくなってい
る。また、各信号線の配線による信号伝搬遅延は、レイ
アウト設計の結果に大きく依存する。そのため、クロッ
クのスキュー量がどの程度になるかは、レイアウト設計
の結果によらなければ、正確に見積もることはできな
い。
【０００３】また一方では、半導体集積回路内のフリッ
プフロップでクロックスキューが生じると、該クロック
が供給されるフリップフロップにおいて、ホールド時間
不足により誤動作を起こすことがある。そのため、レイ
アウト設計後のバリデーション（タイミング情報を考慮
に入れた論理シミュレーション）の結果により、ホール
ドタイムが足りないフリップフロップに対して、論理ネ
ット（具体的には、信号線の経路）上に遅延素子を挿入
してクロックスキューの調整をする必要がある。
プフロップでクロックスキューが生じると、該クロック
が供給されるフリップフロップにおいて、ホールド時間
不足により誤動作を起こすことがある。そのため、レイ
アウト設計後のバリデーション（タイミング情報を考慮
に入れた論理シミュレーション）の結果により、ホール
ドタイムが足りないフリップフロップに対して、論理ネ
ット（具体的には、信号線の経路）上に遅延素子を挿入
してクロックスキューの調整をする必要がある。
【０００４】ここで、半導体集積回路内のクロックスキ
ューによる誤動作について、例を示して説明する。図８
には、同一クロックでタイミング制御される縦続接続の
フリップフロップの一例として、シフトレジスタの回路
構成図を示す。
ューによる誤動作について、例を示して説明する。図８
には、同一クロックでタイミング制御される縦続接続の
フリップフロップの一例として、シフトレジスタの回路
構成図を示す。
【０００５】即ち、同図において、本従来例のシフトレ
ジスタは、同種の第１フリップフロップＦ３１および第
２フリップフロップＦ３２を備えて構成され、第１フリ
ップフロップＦ３１はクロックＣＫ１に、第２フリップ
フロップＦ３２はクロックＣＫ２にそれぞれ同期してク
ロック制御される。尚、クロックＣＫ１およびクロック
ＣＫ２は同一系統のクロック（当該半導体集積回路にお
ける同一クロックツリー内のクロック）であって、クロ
ックＣＫ１およびクロックＣＫ２間には、クロック信号
配線およびクロックバッファ等による信号伝搬遅延、い
わゆるクロックスキューＴＳＫが発生しているものとす
る。
ジスタは、同種の第１フリップフロップＦ３１および第
２フリップフロップＦ３２を備えて構成され、第１フリ
ップフロップＦ３１はクロックＣＫ１に、第２フリップ
フロップＦ３２はクロックＣＫ２にそれぞれ同期してク
ロック制御される。尚、クロックＣＫ１およびクロック
ＣＫ２は同一系統のクロック（当該半導体集積回路にお
ける同一クロックツリー内のクロック）であって、クロ
ックＣＫ１およびクロックＣＫ２間には、クロック信号
配線およびクロックバッファ等による信号伝搬遅延、い
わゆるクロックスキューＴＳＫが発生しているものとす
る。
【０００６】本従来例のシフトレジスタでは、第１フリ
ップフロップＦ３１および第２フリップフロップＦ３２
間の信号線に該信号を遅延させる組み合わせ論理ゲート
回路が存在していないため、特に、クロックスキューに
よる誤動作を起こし易い構成となっている。図９に、本
従来例の各信号のタイミングチャートを示す。
ップフロップＦ３１および第２フリップフロップＦ３２
間の信号線に該信号を遅延させる組み合わせ論理ゲート
回路が存在していないため、特に、クロックスキューに
よる誤動作を起こし易い構成となっている。図９に、本
従来例の各信号のタイミングチャートを示す。
【０００７】第１フリップフロップＦ３１のデータ入力
端子Ｄには、Ｑ１，Ｑ２，Ｑ３，…と変化していく入力
データＤＴが供給され、クロックＣＫ１の立ち上がりエ
ッジでセットされる。従って、第１フリップフロップＦ
３１内には、第１サイクルでＱ２が、第２サイクルでＱ
３がそれぞれ保持される。また、第１フリップフロップ
Ｆ３１が保持する内容は、図９（ｂ）に示すように、ク
ロックＣＫ１の立ち上がりエッジから第１フリップフロ
ップＦ３１が備えている信号伝搬遅延時間ＴＦ３１Ｄだ
け遅れて、データ出力端子Ｑから出力されることとな
る。
端子Ｄには、Ｑ１，Ｑ２，Ｑ３，…と変化していく入力
データＤＴが供給され、クロックＣＫ１の立ち上がりエ
ッジでセットされる。従って、第１フリップフロップＦ
３１内には、第１サイクルでＱ２が、第２サイクルでＱ
３がそれぞれ保持される。また、第１フリップフロップ
Ｆ３１が保持する内容は、図９（ｂ）に示すように、ク
ロックＣＫ１の立ち上がりエッジから第１フリップフロ
ップＦ３１が備えている信号伝搬遅延時間ＴＦ３１Ｄだ
け遅れて、データ出力端子Ｑから出力されることとな
る。
【０００８】また、第２フリップフロップＦ３２のデー
タ入力端子Ｄには、第１フリップフロップＦ３１の出力
がそのまま供給されており、クロックＣＫ２の立ち上が
りエッジでセットされる。シフトレジスタの本来の機能
からいえば、第２フリップフロップＦ３２内には、第１
サイクルでは前のサイクルで第１フリップフロップＦ３
１が保持していたデータＱ１が、第２サイクルでは第１
サイクルで第１フリップフロップＦ３１が保持していた
データＱ２がそれぞれ保持されるべきである。
タ入力端子Ｄには、第１フリップフロップＦ３１の出力
がそのまま供給されており、クロックＣＫ２の立ち上が
りエッジでセットされる。シフトレジスタの本来の機能
からいえば、第２フリップフロップＦ３２内には、第１
サイクルでは前のサイクルで第１フリップフロップＦ３
１が保持していたデータＱ１が、第２サイクルでは第１
サイクルで第１フリップフロップＦ３１が保持していた
データＱ２がそれぞれ保持されるべきである。
【０００９】しかしながら、図９（ａ）および（ｃ）に
示すように、クロックＣＫ１およびクロックＣＫ２間に
はクロックスキューＴＳＫによるタイミングずれが発生
している。また、第１フリップフロップＦ３１の出力端
子Ｑから第２フリップフロップＦ３２のデータ入力端子
Ｄに至るまでの信号配線による信号伝搬遅延時間ＴＤ１
２があり、第２フリップフロップＦ３２のデータ入力端
子Ｄでは、クロックＣＫ１の立ち上がりエッジからＴＦ
３１Ｄ＋ＴＤ１２の時間経過後にデータの変化が（例え
ば、第１サイクルでは、データＱ１からＱ２への変化
が）確定することとなる。従って、クロックＣＫ２の立
ち上がりエッジでは、第２フリップフロップＦ３２のデ
ータ入力端子Ｄにおいて、そのサイクルで第１フリップ
フロップＦ３１が保持するデータとなっており、第１サ
イクルでデータＱ２を、第２サイクルでデータＱ３をそ
れぞれ保持し、同一サイクルで第１フリップフロップＦ
３１および第２フリップフロップＦ３２が同じデータを
保持することとなって、シフトレジスタの本来の機能を
実行し得ず、誤動作となってしまう。
示すように、クロックＣＫ１およびクロックＣＫ２間に
はクロックスキューＴＳＫによるタイミングずれが発生
している。また、第１フリップフロップＦ３１の出力端
子Ｑから第２フリップフロップＦ３２のデータ入力端子
Ｄに至るまでの信号配線による信号伝搬遅延時間ＴＤ１
２があり、第２フリップフロップＦ３２のデータ入力端
子Ｄでは、クロックＣＫ１の立ち上がりエッジからＴＦ
３１Ｄ＋ＴＤ１２の時間経過後にデータの変化が（例え
ば、第１サイクルでは、データＱ１からＱ２への変化
が）確定することとなる。従って、クロックＣＫ２の立
ち上がりエッジでは、第２フリップフロップＦ３２のデ
ータ入力端子Ｄにおいて、そのサイクルで第１フリップ
フロップＦ３１が保持するデータとなっており、第１サ
イクルでデータＱ２を、第２サイクルでデータＱ３をそ
れぞれ保持し、同一サイクルで第１フリップフロップＦ
３１および第２フリップフロップＦ３２が同じデータを
保持することとなって、シフトレジスタの本来の機能を
実行し得ず、誤動作となってしまう。
【００１０】尚、本従来例のシフトレジスタにおける、
このような誤動作は、第２フリップフロップＦ３２のセ
ットアップ時間ＴＦ３２Ｓおよびホールド時間ＴＦ３２
Ｄを考慮して、次のような条件を満たす場合に起こり得
る。 ＴＳＫ ＞ ＴＦ３１Ｄ＋ＴＤ１２＋ＴＦ３２Ｓ−ＴＦ
３２Ｈ
このような誤動作は、第２フリップフロップＦ３２のセ
ットアップ時間ＴＦ３２Ｓおよびホールド時間ＴＦ３２
Ｄを考慮して、次のような条件を満たす場合に起こり得
る。 ＴＳＫ ＞ ＴＦ３１Ｄ＋ＴＤ１２＋ＴＦ３２Ｓ−ＴＦ
３２Ｈ
【００１１】更に、参考として、図１０には、本従来例
のシフトレジスタを半導体集積回路に組み込む場合に使
用されるフリップフロップの論理セルの回路構成図を示
す。即ち、第１フリップフロップＦ３１および第２フリ
ップフロップＦ３２は、半導体集積回路内では、図１０
に示す構成で実現される。図１０において、フリップフ
ロップは、クロックＣＫを受けて負論理の内部クロック
ＣＫＮを生成するインバータ３０８と、負論理の内部ク
ロックＣＫＮを受けて正論理の内部クロックＣＫＰを生
成するインバータ３０９と、正論理のクロックＣＫＰで
制御されるクロックドインバータ３０１，３０４と、負
論理のクロックＣＫＮで制御されるクロックドインバー
タ３０２，３０３と、インバータ３０５，３０６，３０
７とを備えて構成されている。
のシフトレジスタを半導体集積回路に組み込む場合に使
用されるフリップフロップの論理セルの回路構成図を示
す。即ち、第１フリップフロップＦ３１および第２フリ
ップフロップＦ３２は、半導体集積回路内では、図１０
に示す構成で実現される。図１０において、フリップフ
ロップは、クロックＣＫを受けて負論理の内部クロック
ＣＫＮを生成するインバータ３０８と、負論理の内部ク
ロックＣＫＮを受けて正論理の内部クロックＣＫＰを生
成するインバータ３０９と、正論理のクロックＣＫＰで
制御されるクロックドインバータ３０１，３０４と、負
論理のクロックＣＫＮで制御されるクロックドインバー
タ３０２，３０３と、インバータ３０５，３０６，３０
７とを備えて構成されている。
【００１２】
【発明が解決しようとする課題】以上のように、半導体
集積回路の設計においては、レイアウト設計後のバリデ
ーションの結果により、ホールド時間が足りないフリッ
プフロップに対して論理ネット上に遅延素子を挿入する
等、クロックスキューの調整をする必要があるが、従来
の半導体集積回路および半導体集積回路の設計方法にあ
っては、半導体集積回路内のゲート数の増大、配線の多
層化に伴って、レイアウト上の空き領域は減少してお
り、新たな遅延素子の挿入は非常に難しく、また再レイ
アウトに必要な時間も大幅に増加しており、結果とし
て、半導体集積回路のレイアウト設計のＴＡＴを大きく
悪化させているという不利益があった。
集積回路の設計においては、レイアウト設計後のバリデ
ーションの結果により、ホールド時間が足りないフリッ
プフロップに対して論理ネット上に遅延素子を挿入する
等、クロックスキューの調整をする必要があるが、従来
の半導体集積回路および半導体集積回路の設計方法にあ
っては、半導体集積回路内のゲート数の増大、配線の多
層化に伴って、レイアウト上の空き領域は減少してお
り、新たな遅延素子の挿入は非常に難しく、また再レイ
アウトに必要な時間も大幅に増加しており、結果とし
て、半導体集積回路のレイアウト設計のＴＡＴを大きく
悪化させているという不利益があった。
【００１３】また更に、再レイアウト後に、遅延素子の
挿入によって、或いは、挿入された遅延素子の周囲の素
子配置が変化することによって、ホールド時間エラー等
の誤動作の可能性が別の場所で新たに発生し、エラーが
収束しない場合もある。
挿入によって、或いは、挿入された遅延素子の周囲の素
子配置が変化することによって、ホールド時間エラー等
の誤動作の可能性が別の場所で新たに発生し、エラーが
収束しない場合もある。
【００１４】本発明は、上記従来の事情に鑑みてなされ
たものであって、クロックスキューによる誤動作をより
簡単な操作で、しかもより少ない手順で無くすことがで
き、半導体集積回路のレイアウト設計のＴＡＴを短縮で
きる半導体集積回路および半導体集積回路の設計方法を
提供することを目的としている。
たものであって、クロックスキューによる誤動作をより
簡単な操作で、しかもより少ない手順で無くすことがで
き、半導体集積回路のレイアウト設計のＴＡＴを短縮で
きる半導体集積回路および半導体集積回路の設計方法を
提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、クロック信号に応じて
入力信号を保持して出力するフリップフロップを少なく
とも二段を備えて、前段のフリップフロップの出力信号
を後段の入力信号として後段に入力され、前段および後
段に入力されるクロック信号に位相差がある半導体集積
回路であって、前段のフリップフロップの出力側に接続
され、上記前段および後段のクロック信号の位相差に応
じて設定された遅延時間で前段の出力を遅延して、後段
のフリップフロップに入力する遅延素子を有する。
に、本発明の半導体集積回路は、クロック信号に応じて
入力信号を保持して出力するフリップフロップを少なく
とも二段を備えて、前段のフリップフロップの出力信号
を後段の入力信号として後段に入力され、前段および後
段に入力されるクロック信号に位相差がある半導体集積
回路であって、前段のフリップフロップの出力側に接続
され、上記前段および後段のクロック信号の位相差に応
じて設定された遅延時間で前段の出力を遅延して、後段
のフリップフロップに入力する遅延素子を有する。
【００１６】また、本発明の半導体集積回路は、クロッ
ク信号に応じて入力信号を保持して出力するフリップフ
ロップを少なくとも二段を備えて、前段のフリップフロ
ップの出力信号を後段の入力信号として後段に入力さ
れ、前段および後段に入力されるクロック信号に位相差
がある半導体集積回路であって、後段のフリップフロッ
プの入力側に接続され、上記前段および後段のクロック
信号の位相差に応じて設定された遅延時間で前段の出力
を遅延して、後段のフリップフロップに入力する遅延素
子を有する。
ク信号に応じて入力信号を保持して出力するフリップフ
ロップを少なくとも二段を備えて、前段のフリップフロ
ップの出力信号を後段の入力信号として後段に入力さ
れ、前段および後段に入力されるクロック信号に位相差
がある半導体集積回路であって、後段のフリップフロッ
プの入力側に接続され、上記前段および後段のクロック
信号の位相差に応じて設定された遅延時間で前段の出力
を遅延して、後段のフリップフロップに入力する遅延素
子を有する。
【００１７】更に、本発明の半導体集積回路は、上記前
段のフリップフロップと上記遅延素子は回路設計上で一
つの基本セルとして用いられ、当該基本セルと上記後段
のフリップフロップとは端子位置および外形が、同一ま
たは相似である。また、上記遅延素子と上記後段のフリ
ップフロップは回路設計上で一つの基本セルとして用い
られ、当該基本セルと上記前段のフリップフロップとは
端子位置および外形が、同一または相似である。
段のフリップフロップと上記遅延素子は回路設計上で一
つの基本セルとして用いられ、当該基本セルと上記後段
のフリップフロップとは端子位置および外形が、同一ま
たは相似である。また、上記遅延素子と上記後段のフリ
ップフロップは回路設計上で一つの基本セルとして用い
られ、当該基本セルと上記前段のフリップフロップとは
端子位置および外形が、同一または相似である。
【００１８】また、本発明の半導体集積回路の設計方法
は、選択可能な論理セルとして、フリップフロップを含
む第１論理セルと、前記フリップフロップと同一特性の
フリップフロップおよび該フリップフロップのデータ入
力端に接続される遅延素子を含む第２論理セル、また
は、前記フリップフロップと同一特性のフリップフロッ
プおよび該フリップフロップのデータ出力端に接続され
る遅延素子を含む第３論理セルとを備える半導体集積回
路の設計方法であって、所与の論理ネットに基づき半導
体集積回路における配置および配線を前記第２論理セル
および前記第３論理セルを用いずに決定し、レイアウト
情報を出力する第１工程と、前記レイアウト情報に基づ
く論理シミュレーションを行いタイミング情報を得る第
２工程と、前記タイミング情報を所与の設計仕様に照ら
してタイミングずれによる誤動作の可能性を検証する第
３工程と、前記第３工程の検証の結果、タイミングずれ
による誤動作の可能性があると判断された箇所の第１論
理セルを前記第２論理セルまたは前記第３論理セルに置
き換え、半導体集積回路における配置および配線を決定
し、レイアウト情報を出力する第４工程とを有するもの
である。
は、選択可能な論理セルとして、フリップフロップを含
む第１論理セルと、前記フリップフロップと同一特性の
フリップフロップおよび該フリップフロップのデータ入
力端に接続される遅延素子を含む第２論理セル、また
は、前記フリップフロップと同一特性のフリップフロッ
プおよび該フリップフロップのデータ出力端に接続され
る遅延素子を含む第３論理セルとを備える半導体集積回
路の設計方法であって、所与の論理ネットに基づき半導
体集積回路における配置および配線を前記第２論理セル
および前記第３論理セルを用いずに決定し、レイアウト
情報を出力する第１工程と、前記レイアウト情報に基づ
く論理シミュレーションを行いタイミング情報を得る第
２工程と、前記タイミング情報を所与の設計仕様に照ら
してタイミングずれによる誤動作の可能性を検証する第
３工程と、前記第３工程の検証の結果、タイミングずれ
による誤動作の可能性があると判断された箇所の第１論
理セルを前記第２論理セルまたは前記第３論理セルに置
き換え、半導体集積回路における配置および配線を決定
し、レイアウト情報を出力する第４工程とを有するもの
である。
【００１９】また、本発明の半導体集積回路の設計方法
は、前記第１論理セル、前記第２論理セルおよび前記第
３論理セルの端子位置およびセル外形を同一または相似
としたものである。
は、前記第１論理セル、前記第２論理セルおよび前記第
３論理セルの端子位置およびセル外形を同一または相似
としたものである。
【００２０】更に、本発明の半導体集積回路の設計方法
は、前記第３工程は、同一クロックでタイミング制御さ
れる縦続接続のフリップフロップについて、前記縦続接
続のフリップフロップ中で連続する任意の２つの第１フ
リップフロップおよび第２フリップフロップ間のクロッ
ク信号経路についての信号伝搬遅延時間が、前記第１フ
リップフロップの信号伝搬遅延時間と、前記第１フリッ
プフロップおよび第２フリップフロップ間の信号経路に
ついての信号伝搬遅延時間と、前記第２フリップフロッ
プのセットアップ時間およびホールド時間の差との和よ
り大きい場合に、タイミングずれによる誤動作の可能性
があると判断し、前記第４工程は、前記第３工程の検証
の結果、タイミングずれによる誤動作の可能性があると
判断された場合には、前記第１フリップフロップを含む
第１論理セルを前記第３論理セルに、或いは、前記第２
フリップフロップを含む第１論理セルを前記第２論理セ
ルにそれぞれ置き換えるものである。
は、前記第３工程は、同一クロックでタイミング制御さ
れる縦続接続のフリップフロップについて、前記縦続接
続のフリップフロップ中で連続する任意の２つの第１フ
リップフロップおよび第２フリップフロップ間のクロッ
ク信号経路についての信号伝搬遅延時間が、前記第１フ
リップフロップの信号伝搬遅延時間と、前記第１フリッ
プフロップおよび第２フリップフロップ間の信号経路に
ついての信号伝搬遅延時間と、前記第２フリップフロッ
プのセットアップ時間およびホールド時間の差との和よ
り大きい場合に、タイミングずれによる誤動作の可能性
があると判断し、前記第４工程は、前記第３工程の検証
の結果、タイミングずれによる誤動作の可能性があると
判断された場合には、前記第１フリップフロップを含む
第１論理セルを前記第３論理セルに、或いは、前記第２
フリップフロップを含む第１論理セルを前記第２論理セ
ルにそれぞれ置き換えるものである。
【００２１】本発明の半導体集積回路および半導体集積
回路の設計方法では、半導体集積回路におけるレイアウ
トを、先ず、回路設計によって生成された論理ネットに
基づいて、フリップフロップのデータ入力端またはデー
タ出力端に遅延素子を持たない通常のフリップフロップ
による論理セルを使用して決定し、次に、レイアウトの
結果であるレイアウト情報に基づいて論理シミュレーシ
ョンを行い、該論理シミュレーションの結果であるタイ
ミング情報を当該半導体集積回路の設計仕様に照らし
て、タイミングずれによる誤動作の可能性を検証し、更
に、タイミングずれによる誤動作の可能性がある箇所の
論理セルを、フリップフロップのデータ入力端またはデ
ータ出力端に遅延素子が接続されている論理セルに置き
換え、当該半導体集積回路のレイアウトを決定する。
回路の設計方法では、半導体集積回路におけるレイアウ
トを、先ず、回路設計によって生成された論理ネットに
基づいて、フリップフロップのデータ入力端またはデー
タ出力端に遅延素子を持たない通常のフリップフロップ
による論理セルを使用して決定し、次に、レイアウトの
結果であるレイアウト情報に基づいて論理シミュレーシ
ョンを行い、該論理シミュレーションの結果であるタイ
ミング情報を当該半導体集積回路の設計仕様に照らし
て、タイミングずれによる誤動作の可能性を検証し、更
に、タイミングずれによる誤動作の可能性がある箇所の
論理セルを、フリップフロップのデータ入力端またはデ
ータ出力端に遅延素子が接続されている論理セルに置き
換え、当該半導体集積回路のレイアウトを決定する。
【００２２】このように、レイアウト設計後の論理シミ
ュレーション結果により、ホールド時間が足りない等の
タイミングずれによる誤動作の可能性がある箇所につい
て、スキュー調整を行う場合に、予め用意されている論
理セルとの置き換えによって論理ネット上への遅延素子
の挿入が行えるので、クロックスキューによる誤動作を
無くすための再レイアウトを簡単な操作で、しかも確実
に行うことができ、半導体集積回路のレイアウト設計の
ＴＡＴを短縮できる。
ュレーション結果により、ホールド時間が足りない等の
タイミングずれによる誤動作の可能性がある箇所につい
て、スキュー調整を行う場合に、予め用意されている論
理セルとの置き換えによって論理ネット上への遅延素子
の挿入が行えるので、クロックスキューによる誤動作を
無くすための再レイアウトを簡単な操作で、しかも確実
に行うことができ、半導体集積回路のレイアウト設計の
ＴＡＴを短縮できる。
【００２３】また、本発明の半導体集積回路および半導
体集積回路の設計方法では、フリップフロップのデータ
入力端またはデータ出力端に遅延素子を持たない通常の
フリップフロップによる論理セルと、フリップフロップ
のデータ入力端またはデータ出力端に遅延素子が接続さ
れている論理セルとを、選択可能な論理セルとして備え
るが、これらの論理セルの端子位置およびセル外形を同
一または相似としているので、再レイアウトにおける置
き換え操作を周辺回路のレイアウトに影響を及ぼすこと
なく簡単に行うことができ、再レイアウト後にクロック
スキューによる誤動作が別の場所で新たに発生すること
もないので、クロックスキューによる誤動作をより簡単
な操作で、しかもより少ない手順で無くすことができ、
結果として半導体集積回路のレイアウト設計のＴＡＴを
短縮できる。
体集積回路の設計方法では、フリップフロップのデータ
入力端またはデータ出力端に遅延素子を持たない通常の
フリップフロップによる論理セルと、フリップフロップ
のデータ入力端またはデータ出力端に遅延素子が接続さ
れている論理セルとを、選択可能な論理セルとして備え
るが、これらの論理セルの端子位置およびセル外形を同
一または相似としているので、再レイアウトにおける置
き換え操作を周辺回路のレイアウトに影響を及ぼすこと
なく簡単に行うことができ、再レイアウト後にクロック
スキューによる誤動作が別の場所で新たに発生すること
もないので、クロックスキューによる誤動作をより簡単
な操作で、しかもより少ない手順で無くすことができ、
結果として半導体集積回路のレイアウト設計のＴＡＴを
短縮できる。
【００２４】更に、本発明の半導体集積回路および半導
体集積回路の設計方法では、タイミングずれによる誤動
作の可能性の検証は、同一クロックでタイミング制御さ
れる縦続接続のフリップフロップについて、縦続接続の
フリップフロップ中で連続する任意の２つの第１フリッ
プフロップおよび第２フリップフロップ間のクロック信
号経路についての信号伝搬遅延時間が、第１フリップフ
ロップの信号伝搬遅延時間と、第１フリップフロップお
よび第２フリップフロップ間の信号経路についての信号
伝搬遅延時間と、第２フリップフロップのセットアップ
時間およびホールド時間の差との和より大きい場合に、
タイミングずれによる誤動作の可能性があると判断し、
タイミングずれによる誤動作の可能性がある場合には、
第１フリップフロップを含む第１論理セルを、フリップ
フロップの出力端に遅延素子が接続されている第３論理
セルに、或いは、第２フリップフロップを含む第１論理
セルを、フリップフロップの入力端に遅延素子が接続さ
れている第２論理セルにそれぞれ置き換える。このよう
に、レイアウト設計後の論理シミュレーション結果によ
り、ホールド時間が足りないといったタイミングずれに
よる誤動作の可能性がある箇所のスキュー調整を、予め
用意されている論理セルとの置き換えによって行うの
で、クロックスキューによる誤動作を無くすための再レ
イアウトを簡単な操作で、しかも確実に行うことがで
き、半導体集積回路のレイアウト設計のＴＡＴを短縮す
ることができる。
体集積回路の設計方法では、タイミングずれによる誤動
作の可能性の検証は、同一クロックでタイミング制御さ
れる縦続接続のフリップフロップについて、縦続接続の
フリップフロップ中で連続する任意の２つの第１フリッ
プフロップおよび第２フリップフロップ間のクロック信
号経路についての信号伝搬遅延時間が、第１フリップフ
ロップの信号伝搬遅延時間と、第１フリップフロップお
よび第２フリップフロップ間の信号経路についての信号
伝搬遅延時間と、第２フリップフロップのセットアップ
時間およびホールド時間の差との和より大きい場合に、
タイミングずれによる誤動作の可能性があると判断し、
タイミングずれによる誤動作の可能性がある場合には、
第１フリップフロップを含む第１論理セルを、フリップ
フロップの出力端に遅延素子が接続されている第３論理
セルに、或いは、第２フリップフロップを含む第１論理
セルを、フリップフロップの入力端に遅延素子が接続さ
れている第２論理セルにそれぞれ置き換える。このよう
に、レイアウト設計後の論理シミュレーション結果によ
り、ホールド時間が足りないといったタイミングずれに
よる誤動作の可能性がある箇所のスキュー調整を、予め
用意されている論理セルとの置き換えによって行うの
で、クロックスキューによる誤動作を無くすための再レ
イアウトを簡単な操作で、しかも確実に行うことがで
き、半導体集積回路のレイアウト設計のＴＡＴを短縮す
ることができる。
【００２５】
【発明の実施の形態】以下、本発明の半導体集積回路お
よび半導体集積回路の設計方法の実施形態について、
〔第１実施形態〕、〔第２実施形態〕および〔第３実施
形態〕の順に図面を参照して詳細に説明する。
よび半導体集積回路の設計方法の実施形態について、
〔第１実施形態〕、〔第２実施形態〕および〔第３実施
形態〕の順に図面を参照して詳細に説明する。
【００２６】第１実施形態 図１は本発明の半導体集積回路の第１の実施形態を示す
回路図であり、フリップフロップにより構成されている
シフトレジスタの回路図である。図示のように、本実施
形態のシフトレジスタは、図８に示す従来のシフトレジ
スタに較べて、後段のフリップフロップＦ１２の入力側
に遅延素子２０１が新たに設けられ、前段のフリップフ
ロップＦ１１の出力信号Ｆ１１−Ｑが遅延素子２０１に
より遅延された後、後段のフリップフロップ回路Ｆ１２
に入力される。
回路図であり、フリップフロップにより構成されている
シフトレジスタの回路図である。図示のように、本実施
形態のシフトレジスタは、図８に示す従来のシフトレジ
スタに較べて、後段のフリップフロップＦ１２の入力側
に遅延素子２０１が新たに設けられ、前段のフリップフ
ロップＦ１１の出力信号Ｆ１１−Ｑが遅延素子２０１に
より遅延された後、後段のフリップフロップ回路Ｆ１２
に入力される。
【００２７】図１において、シフトレジスタは、同種の
第１フリップフロップＦ１１および第２フリップフロッ
プＦ１２と遅延素子２０１とを備えて構成され、第１フ
リップフロップＦ１１はクロックＣＫ１に、第２フリッ
プフロップＦ１２はクロックＣＫ２にそれぞれ同期して
クロック制御される。尚、第１フリップフロップＦ１１
は第１論理セル１００として、第２フリップフロップＦ
１２および遅延素子２０１は第２論理セル２００として
回路の設計に用いられている。
第１フリップフロップＦ１１および第２フリップフロッ
プＦ１２と遅延素子２０１とを備えて構成され、第１フ
リップフロップＦ１１はクロックＣＫ１に、第２フリッ
プフロップＦ１２はクロックＣＫ２にそれぞれ同期して
クロック制御される。尚、第１フリップフロップＦ１１
は第１論理セル１００として、第２フリップフロップＦ
１２および遅延素子２０１は第２論理セル２００として
回路の設計に用いられている。
【００２８】また、クロックＣＫ１およびクロックＣＫ
２は同一系統のクロックであって、クロックＣＫ１およ
びクロックＣＫ２間には、例えば、回路の配線などによ
り生じたクロックスキューＴＳＫが存在するものとす
る。さらに、本実施形態では、第１論理セル１００と第
２論理セル２００において、それぞれの端子位置および
外形は、同一または相似である。
２は同一系統のクロックであって、クロックＣＫ１およ
びクロックＣＫ２間には、例えば、回路の配線などによ
り生じたクロックスキューＴＳＫが存在するものとす
る。さらに、本実施形態では、第１論理セル１００と第
２論理セル２００において、それぞれの端子位置および
外形は、同一または相似である。
【００２９】図２は、図１のシフトレジスタの各信号の
タイミングチャートである。以下、図２のタイミングチ
ャートを参照しつつ、第１の実施形態の動作について説
明する。第１フリップフロップＦ１１のデータ入力端子
Ｄには、Ｑ０，Ｑ１，Ｑ２，Ｑ３，…と変化していく入
力データＤＴが供給され、クロックＣＫ１の立ち上がり
エッジでセットされる。従って、第１フリップフロップ
Ｆ１１内には、第１サイクルでＱ２が、第２サイクルで
Ｑ３がそれぞれ保持される。また、第１フリップフロッ
プＦ１１が保持する内容は、図２（ｂ）に示すように、
クロックＣＫ１の立ち上がりエッジから第１フリップフ
ロップＦ１１が備えている信号伝搬遅延時間ＴＦ１１Ｄ
だけ遅れて、データ出力端子Ｑから出力されることとな
る。
タイミングチャートである。以下、図２のタイミングチ
ャートを参照しつつ、第１の実施形態の動作について説
明する。第１フリップフロップＦ１１のデータ入力端子
Ｄには、Ｑ０，Ｑ１，Ｑ２，Ｑ３，…と変化していく入
力データＤＴが供給され、クロックＣＫ１の立ち上がり
エッジでセットされる。従って、第１フリップフロップ
Ｆ１１内には、第１サイクルでＱ２が、第２サイクルで
Ｑ３がそれぞれ保持される。また、第１フリップフロッ
プＦ１１が保持する内容は、図２（ｂ）に示すように、
クロックＣＫ１の立ち上がりエッジから第１フリップフ
ロップＦ１１が備えている信号伝搬遅延時間ＴＦ１１Ｄ
だけ遅れて、データ出力端子Ｑから出力されることとな
る。
【００３０】また、第２フリップフロップＦ１２のデー
タ入力端子Ｄには、第１フリップフロップＦ１１の出力
が遅延時間ＴＢ１を備える遅延素子２０１を介して供給
されており、クロックＣＫ２の立ち上がりエッジでセッ
トされる。従って、第２フリップフロップＦ１２のデー
タ入力端子Ｄにおいて、第１フリップフロップＦ１１の
出力データの変化（例えば、第１サイクルでは、データ
Ｑ１からＱ２への変化）が確定するのは、クロックＣＫ
１の立ち上がりエッジから、第１フリップフロップＦ１
１の信号伝搬遅延時間ＴＦ１１Ｄと、第１フリップフロ
ップＦ１１の出力端子Ｑから遅延素子２０１に至るまで
の信号配線による信号伝搬遅延時間ＴＤ１２１と、遅延
素子２０１の遅延時間ＴＢ１とを足し合わせた時間経過
後に確定することとなる。
タ入力端子Ｄには、第１フリップフロップＦ１１の出力
が遅延時間ＴＢ１を備える遅延素子２０１を介して供給
されており、クロックＣＫ２の立ち上がりエッジでセッ
トされる。従って、第２フリップフロップＦ１２のデー
タ入力端子Ｄにおいて、第１フリップフロップＦ１１の
出力データの変化（例えば、第１サイクルでは、データ
Ｑ１からＱ２への変化）が確定するのは、クロックＣＫ
１の立ち上がりエッジから、第１フリップフロップＦ１
１の信号伝搬遅延時間ＴＦ１１Ｄと、第１フリップフロ
ップＦ１１の出力端子Ｑから遅延素子２０１に至るまで
の信号配線による信号伝搬遅延時間ＴＤ１２１と、遅延
素子２０１の遅延時間ＴＢ１とを足し合わせた時間経過
後に確定することとなる。
【００３１】一方、図２（ａ）および（ｃ）に示すよう
に、クロックＣＫ１およびクロックＣＫ２間にはクロッ
クスキューＴＳＫによるタイミングずれが発生している
が、ＴＳＫ ＜ ＴＦ１１Ｄ＋ＴＤ１２１＋ＴＢ１の関
係にあって、クロックＣＫ２の立ち上がりエッジは、第
２フリップフロップＦ１２のデータ入力端子Ｄにおける
第１フリップフロップＦ１１の出力データの変化の確定
以前となる。従って、第２フリップフロップＦ１２で
は、クロックＣＫ２の立ち上がりエッジのタイミング
で、第１サイクルでは前のサイクルで第１フリップフロ
ップＦ１１が保持していたデータＱ１が、第２サイクル
では第１サイクルで第１フリップフロップＦ１１が保持
していたデータＱ２がそれぞれ保持されることとなる。
に、クロックＣＫ１およびクロックＣＫ２間にはクロッ
クスキューＴＳＫによるタイミングずれが発生している
が、ＴＳＫ ＜ ＴＦ１１Ｄ＋ＴＤ１２１＋ＴＢ１の関
係にあって、クロックＣＫ２の立ち上がりエッジは、第
２フリップフロップＦ１２のデータ入力端子Ｄにおける
第１フリップフロップＦ１１の出力データの変化の確定
以前となる。従って、第２フリップフロップＦ１２で
は、クロックＣＫ２の立ち上がりエッジのタイミング
で、第１サイクルでは前のサイクルで第１フリップフロ
ップＦ１１が保持していたデータＱ１が、第２サイクル
では第１サイクルで第１フリップフロップＦ１１が保持
していたデータＱ２がそれぞれ保持されることとなる。
【００３２】上述のように、本実施形態のシフトレジス
タでは、前段のフリップフロップＦ１１の出力信号Ｆ１
１−Ｑが遅延素子２０１により遅延された後、後段のフ
リップフロップＦ１２に入力されるので、前段および後
段に入力されるクロック信号ＣＫ１，ＣＫ２間のクロッ
クスキューＴＳＫに応じて、遅延素子２０１の遅延時間
を設定することにより、シフトレジスタの本来の機能を
実行でき、クロックスキューによる誤動作を回避でき
る。
タでは、前段のフリップフロップＦ１１の出力信号Ｆ１
１−Ｑが遅延素子２０１により遅延された後、後段のフ
リップフロップＦ１２に入力されるので、前段および後
段に入力されるクロック信号ＣＫ１，ＣＫ２間のクロッ
クスキューＴＳＫに応じて、遅延素子２０１の遅延時間
を設定することにより、シフトレジスタの本来の機能を
実行でき、クロックスキューによる誤動作を回避でき
る。
【００３３】図３は、参考のため本実施形態における遅
延素子２０１およびフリップフロップＦ１２により構成
された第２論理セル２００の回路構成を示している。な
お、フリップフロップＦ１１により構成された第１論理
セル１００は、図１０に示す従来のフリップフロップと
同様な構成を有しており、ここでは、その構成および動
作について説明を省略する。
延素子２０１およびフリップフロップＦ１２により構成
された第２論理セル２００の回路構成を示している。な
お、フリップフロップＦ１１により構成された第１論理
セル１００は、図１０に示す従来のフリップフロップと
同様な構成を有しており、ここでは、その構成および動
作について説明を省略する。
【００３４】図３に示すように、第２論理セル２００
は、入力データを所定の遅延時間ＴＢ１だけ遅延させる
遅延素子２０１と、クロックＣＫを受けて負論理の内部
クロックＣＫＮを生成するインバータ３０８と、負論理
の内部クロックＣＫＮを受けて正論理の内部クロックＣ
ＫＰを生成するインバータ３０９と、正論理のクロック
ＣＫＰで制御されるクロックドインバータ３０１，３０
４と、負論理のクロックＣＫＮで制御されるクロックド
インバータ３０２，３０３と、インバータ３０５，３０
６，３０７とを備えて構成されている。
は、入力データを所定の遅延時間ＴＢ１だけ遅延させる
遅延素子２０１と、クロックＣＫを受けて負論理の内部
クロックＣＫＮを生成するインバータ３０８と、負論理
の内部クロックＣＫＮを受けて正論理の内部クロックＣ
ＫＰを生成するインバータ３０９と、正論理のクロック
ＣＫＰで制御されるクロックドインバータ３０１，３０
４と、負論理のクロックＣＫＮで制御されるクロックド
インバータ３０２，３０３と、インバータ３０５，３０
６，３０７とを備えて構成されている。
【００３５】クロック信号ＣＫがローレベルのとき、ク
ロック信号ＣＫＰもローレベルに保持され、クロックド
インバータ３０１が入力データを反転して出力し、クロ
ック信号ＣＫがハイレベルのとき、クロック信号ＣＫＰ
もハイレベルに保持され、クロックドインバータ３０１
の出力端子がハイインピーダンス状態に保持される。ま
た、同じくクロック信号ＣＫＰにより制御されているク
ロックドインバータ３０４はインバータ３０１と同様な
動作をする。一方、クロックドインバータ３０２、３０
３はクロック信号ＣＫの反転クロック信号ＣＫＮにより
制御されるので、クロック信号ＣＫがハイレベルのと
き、入力信号を反転して出力し、クロック信号ＣＫがロ
ーレベルのとき、出力端子がハイインピーダンス状態に
保持される。
ロック信号ＣＫＰもローレベルに保持され、クロックド
インバータ３０１が入力データを反転して出力し、クロ
ック信号ＣＫがハイレベルのとき、クロック信号ＣＫＰ
もハイレベルに保持され、クロックドインバータ３０１
の出力端子がハイインピーダンス状態に保持される。ま
た、同じくクロック信号ＣＫＰにより制御されているク
ロックドインバータ３０４はインバータ３０１と同様な
動作をする。一方、クロックドインバータ３０２、３０
３はクロック信号ＣＫの反転クロック信号ＣＫＮにより
制御されるので、クロック信号ＣＫがハイレベルのと
き、入力信号を反転して出力し、クロック信号ＣＫがロ
ーレベルのとき、出力端子がハイインピーダンス状態に
保持される。
【００３６】データ入力端子Ｄに入力されたデータが、
遅延素子２０１により時間ＴＢ１だけ遅延され、クロッ
クドインバータ３０１に入力される。クロック信号ＣＫ
がローレベルのとき、データ入力端子Ｄに入力されたデ
ータと同じ論理レベルのデータがクロックドインバータ
３０３の入力端子に印加される。クロック信号ＣＫがロ
ーレベルからハイレベルに切り替えられたとき、クロッ
クドインバータ３０５とインバータ３０２からなるラッ
チ回路により、直前の状態が保持され、さらに保持デー
タがクロックドインバータ３０３、インバータ３０７を
介して、フリップフロップの出力端子Ｑに出力される。
クロック信号ＣＫが再びローレベルに切り替えられたと
き、クロックドインバータ３０４とインバータ３０６か
らなるラッチ回路により、直前の状態の保持されるの
で、フリップフロップの出力端子Ｑのデータがクロック
信号ＣＫがローレベルの間に保持される。
遅延素子２０１により時間ＴＢ１だけ遅延され、クロッ
クドインバータ３０１に入力される。クロック信号ＣＫ
がローレベルのとき、データ入力端子Ｄに入力されたデ
ータと同じ論理レベルのデータがクロックドインバータ
３０３の入力端子に印加される。クロック信号ＣＫがロ
ーレベルからハイレベルに切り替えられたとき、クロッ
クドインバータ３０５とインバータ３０２からなるラッ
チ回路により、直前の状態が保持され、さらに保持デー
タがクロックドインバータ３０３、インバータ３０７を
介して、フリップフロップの出力端子Ｑに出力される。
クロック信号ＣＫが再びローレベルに切り替えられたと
き、クロックドインバータ３０４とインバータ３０６か
らなるラッチ回路により、直前の状態の保持されるの
で、フリップフロップの出力端子Ｑのデータがクロック
信号ＣＫがローレベルの間に保持される。
【００３７】このように、本実施形態の第２論理セル２
００によって、遅延素子２０１により遅延された入力デ
ータがクロック信号ＣＫの立ち上がりエッジでフリップ
フロップに取り込まれ、出力端子Ｑに出力される。そし
て、クロック信号ＣＫの次の立ち上がりエッジまで出力
端子Ｑの出力データが保持される。
００によって、遅延素子２０１により遅延された入力デ
ータがクロック信号ＣＫの立ち上がりエッジでフリップ
フロップに取り込まれ、出力端子Ｑに出力される。そし
て、クロック信号ＣＫの次の立ち上がりエッジまで出力
端子Ｑの出力データが保持される。
【００３８】以上説明したように、本実施形態の半導体
集積回路によれば、第１論理セル１００と第２論理セル
２００によりシフトレジスタを構成し、第２論理セルで
は第１論理セルを構成するフリップフロップＦ１１と同
一特性のフリップフロップＦ１２および遅延素子２０１
を設けて、遅延素子２０１の遅延時間ＴＢ１はフリップ
フロップＦ１１，Ｆ１２に入力されたクロック信号ＣＫ
１とＣＫ２間のクロックスキューＴＳＫに応じて設定す
るので、クロックスキューによるシフトレジスタの誤動
作を回避できる。
集積回路によれば、第１論理セル１００と第２論理セル
２００によりシフトレジスタを構成し、第２論理セルで
は第１論理セルを構成するフリップフロップＦ１１と同
一特性のフリップフロップＦ１２および遅延素子２０１
を設けて、遅延素子２０１の遅延時間ＴＢ１はフリップ
フロップＦ１１，Ｆ１２に入力されたクロック信号ＣＫ
１とＣＫ２間のクロックスキューＴＳＫに応じて設定す
るので、クロックスキューによるシフトレジスタの誤動
作を回避できる。
【００３９】第２実施形態 図４は本発明の半導体集積回路の第２の実施形態を示す
回路図であり、フリップフロップにより構成されている
シフトレジスタの回路図である。図示のように、本実施
形態のシフトレジスタは、図８に示す従来のシフトレジ
スタに較べて、前段のフリップフロップＦ２１の出力側
に遅延素子２０２が新たに設けられ、前段のフリップフ
ロップＦ１１の出力信号が遅延素子２０２により遅延さ
れた後、前段の出力信号Ｆ２１−Ｑとして後段のフリッ
プフロップ回路Ｆ２２に入力される。
回路図であり、フリップフロップにより構成されている
シフトレジスタの回路図である。図示のように、本実施
形態のシフトレジスタは、図８に示す従来のシフトレジ
スタに較べて、前段のフリップフロップＦ２１の出力側
に遅延素子２０２が新たに設けられ、前段のフリップフ
ロップＦ１１の出力信号が遅延素子２０２により遅延さ
れた後、前段の出力信号Ｆ２１−Ｑとして後段のフリッ
プフロップ回路Ｆ２２に入力される。
【００４０】図４において、シフトレジスタは、同種の
第１フリップフロップＦ２１および第２フリップフロッ
プＦ２２と遅延素子２０２とを備えて構成され、第１フ
リップフロップＦ２１はクロックＣＫ１に、第２フリッ
プフロップＦ２２はクロックＣＫ２にそれぞれ同期して
クロック制御される。尚、第２フリップフロップＦ２２
は第１論理セル１００として、第１フリップフロップＦ
２１および遅延素子２０２は第３論理セル３００として
回路の設計に用いられている。
第１フリップフロップＦ２１および第２フリップフロッ
プＦ２２と遅延素子２０２とを備えて構成され、第１フ
リップフロップＦ２１はクロックＣＫ１に、第２フリッ
プフロップＦ２２はクロックＣＫ２にそれぞれ同期して
クロック制御される。尚、第２フリップフロップＦ２２
は第１論理セル１００として、第１フリップフロップＦ
２１および遅延素子２０２は第３論理セル３００として
回路の設計に用いられている。
【００４１】また、クロックＣＫ１およびクロックＣＫ
２は同一系統のクロックであって、クロックＣＫ１およ
びクロックＣＫ２間には、例えば、回路の配線などによ
り生じたクロックスキューＴＳＫが存在するものとす
る。さらに、本実施形態では、第１論理セル１００と第
３論理セル３００において、それぞれの端子位置および
外形は、同一または相似である。
２は同一系統のクロックであって、クロックＣＫ１およ
びクロックＣＫ２間には、例えば、回路の配線などによ
り生じたクロックスキューＴＳＫが存在するものとす
る。さらに、本実施形態では、第１論理セル１００と第
３論理セル３００において、それぞれの端子位置および
外形は、同一または相似である。
【００４２】図５は、図４のシフトレジスタの各信号の
タイミングチャートである。以下、図５のタイミングチ
ャートを参照しつつ、第２の実施形態の動作について説
明する。第１フリップフロップＦ２１のデータ入力端子
Ｄには、Ｑ０，Ｑ１，Ｑ２，Ｑ３，…と変化していく入
力データＤＴが供給され、クロックＣＫ１の立ち上がり
エッジでセットされる。従って、第１フリップフロップ
Ｆ２１内には、第１サイクルでＱ２が、第２サイクルで
Ｑ３がそれぞれ保持される。また、第１フリップフロッ
プＦ２１が保持する内容は、図５（ｂ）に示すように、
クロックＣＫ１の立ち上がりエッジから第１フリップフ
ロップＦ２１が備えている信号伝搬遅延時間ＴＦ１１Ｄ
および遅延素子２０２の遅延時間ＴＢ２とを足し合わせ
た時間だけ遅れて、第３論理セルの出力データＦ２１−
Ｑとして出力されることとなる。
タイミングチャートである。以下、図５のタイミングチ
ャートを参照しつつ、第２の実施形態の動作について説
明する。第１フリップフロップＦ２１のデータ入力端子
Ｄには、Ｑ０，Ｑ１，Ｑ２，Ｑ３，…と変化していく入
力データＤＴが供給され、クロックＣＫ１の立ち上がり
エッジでセットされる。従って、第１フリップフロップ
Ｆ２１内には、第１サイクルでＱ２が、第２サイクルで
Ｑ３がそれぞれ保持される。また、第１フリップフロッ
プＦ２１が保持する内容は、図５（ｂ）に示すように、
クロックＣＫ１の立ち上がりエッジから第１フリップフ
ロップＦ２１が備えている信号伝搬遅延時間ＴＦ１１Ｄ
および遅延素子２０２の遅延時間ＴＢ２とを足し合わせ
た時間だけ遅れて、第３論理セルの出力データＦ２１−
Ｑとして出力されることとなる。
【００４３】また、第２フリップフロップＦ２２のデー
タ入力端子Ｄには、前段の出力データＦ２１−Ｑが供給
されており、クロックＣＫ２の立ち上がりエッジでセッ
トされる。従って、第２フリップフロップＦ２２のデー
タ入力端子Ｄにおいて、第１フリップフロップＦ２１の
出力データの変化（例えば、第１サイクルでは、データ
Ｑ１からＱ２への変化）が確定するのは、クロックＣＫ
１の立ち上がりエッジから、第１フリップフロップＦ２
１の信号伝搬遅延時間ＴＦ２１Ｄと、遅延素子２０２の
遅延時間ＴＢ２と、遅延素子２０２の出力端子から第２
のフリップフロップＦ２２の入力端子Ｄに至るまでの信
号配線による信号伝搬遅延時間ＴＤ１２２とを足し合わ
せた時間経過後に確定することとなる。
タ入力端子Ｄには、前段の出力データＦ２１−Ｑが供給
されており、クロックＣＫ２の立ち上がりエッジでセッ
トされる。従って、第２フリップフロップＦ２２のデー
タ入力端子Ｄにおいて、第１フリップフロップＦ２１の
出力データの変化（例えば、第１サイクルでは、データ
Ｑ１からＱ２への変化）が確定するのは、クロックＣＫ
１の立ち上がりエッジから、第１フリップフロップＦ２
１の信号伝搬遅延時間ＴＦ２１Ｄと、遅延素子２０２の
遅延時間ＴＢ２と、遅延素子２０２の出力端子から第２
のフリップフロップＦ２２の入力端子Ｄに至るまでの信
号配線による信号伝搬遅延時間ＴＤ１２２とを足し合わ
せた時間経過後に確定することとなる。
【００４４】一方、図５（ａ）および（ｃ）に示すよう
に、クロックＣＫ１およびクロックＣＫ２間にはクロッ
クスキューＴＳＫによるタイミングずれが発生している
が、ＴＳＫ ＜ ＴＦ２１Ｄ＋ＴＢ２＋ＴＤ１２２の関
係にあって、クロックＣＫ２の立ち上がりエッジは、第
２フリップフロップＦ２２のデータ入力端子Ｄにおける
第１フリップフロップＦ２１の出力データの変化の確定
以前となる。従って、第２フリップフロップＦ２２で
は、クロックＣＫ２の立ち上がりエッジのタイミング
で、第１サイクルでは前のサイクルで第１フリップフロ
ップＦ２１が保持していたデータＱ１が、第２サイクル
では第１サイクルで第１フリップフロップＦ２１が保持
していたデータＱ２がそれぞれ保持されることとなる。
に、クロックＣＫ１およびクロックＣＫ２間にはクロッ
クスキューＴＳＫによるタイミングずれが発生している
が、ＴＳＫ ＜ ＴＦ２１Ｄ＋ＴＢ２＋ＴＤ１２２の関
係にあって、クロックＣＫ２の立ち上がりエッジは、第
２フリップフロップＦ２２のデータ入力端子Ｄにおける
第１フリップフロップＦ２１の出力データの変化の確定
以前となる。従って、第２フリップフロップＦ２２で
は、クロックＣＫ２の立ち上がりエッジのタイミング
で、第１サイクルでは前のサイクルで第１フリップフロ
ップＦ２１が保持していたデータＱ１が、第２サイクル
では第１サイクルで第１フリップフロップＦ２１が保持
していたデータＱ２がそれぞれ保持されることとなる。
【００４５】上述のように、本実施形態のシフトレジス
タでは、前段のフリップフロップＦ２１の出力信号が遅
延素子２０２により遅延された後、Ｆ２１−Ｑとして後
段のフリップフロップＦ２２に入力されるので、前段お
よび後段に入力されるクロック信号ＣＫ１，ＣＫ２間の
クロックスキューＴＳＫに応じて、遅延素子２０２の遅
延時間を設定することにより、シフトレジスタの本来の
機能を実行でき、クロックスキューによる誤動作を回避
できる。
タでは、前段のフリップフロップＦ２１の出力信号が遅
延素子２０２により遅延された後、Ｆ２１−Ｑとして後
段のフリップフロップＦ２２に入力されるので、前段お
よび後段に入力されるクロック信号ＣＫ１，ＣＫ２間の
クロックスキューＴＳＫに応じて、遅延素子２０２の遅
延時間を設定することにより、シフトレジスタの本来の
機能を実行でき、クロックスキューによる誤動作を回避
できる。
【００４６】図６は、参考のため本実施形態におけるフ
リップフロップＦ１２および遅延素子２０２により構成
された第３論理セル３００の回路構成を示している。な
お、フリップフロップＦ２２により構成された第１論理
セル１００は、図１０に示す従来のフリップフロップと
同様な構成を有しており、ここでは、その構成および動
作について説明を省略する。
リップフロップＦ１２および遅延素子２０２により構成
された第３論理セル３００の回路構成を示している。な
お、フリップフロップＦ２２により構成された第１論理
セル１００は、図１０に示す従来のフリップフロップと
同様な構成を有しており、ここでは、その構成および動
作について説明を省略する。
【００４７】図６に示すように、第３論理セル３００
は、クロックＣＫを受けて負論理の内部クロックＣＫＮ
を生成するインバータ３０８と、負論理の内部クロック
ＣＫＮを受けて正論理の内部クロックＣＫＰを生成する
インバータ３０９と、正論理のクロックＣＫＰで制御さ
れるクロックドインバータ３０１，３０４と、負論理の
クロックＣＫＮで制御されるクロックドインバータ３０
２，３０３と、インバータ３０５，３０６，３０７と、
入力データを所定の遅延時間ＴＢ２だけ遅延させる遅延
素子２０２とを備えて構成されている。
は、クロックＣＫを受けて負論理の内部クロックＣＫＮ
を生成するインバータ３０８と、負論理の内部クロック
ＣＫＮを受けて正論理の内部クロックＣＫＰを生成する
インバータ３０９と、正論理のクロックＣＫＰで制御さ
れるクロックドインバータ３０１，３０４と、負論理の
クロックＣＫＮで制御されるクロックドインバータ３０
２，３０３と、インバータ３０５，３０６，３０７と、
入力データを所定の遅延時間ＴＢ２だけ遅延させる遅延
素子２０２とを備えて構成されている。
【００４８】クロック信号ＣＫがローレベルのとき、ク
ロック信号ＣＫＰもローレベルに保持され、クロックド
インバータ３０１が入力データを反転して出力し、クロ
ック信号ＣＫがハイレベルのとき、クロック信号ＣＫＰ
もハイレベルに保持され、クロックドインバータ３０１
の出力端子がハイインピーダンス状態に保持される。ま
た、同じくクロック信号ＣＫＰにより制御されているク
ロックドインバータ３０４はインバータ３０１と同様な
動作をする。一方、クロックドインバータ３０２、３０
３はクロック信号ＣＫの反転クロック信号ＣＫＮにより
制御されるので、クロック信号ＣＫがハイレベルのと
き、入力信号を反転して出力し、クロック信号ＣＫがロ
ーレベルのとき、出力端子がハイインピーダンス状態に
保持される。
ロック信号ＣＫＰもローレベルに保持され、クロックド
インバータ３０１が入力データを反転して出力し、クロ
ック信号ＣＫがハイレベルのとき、クロック信号ＣＫＰ
もハイレベルに保持され、クロックドインバータ３０１
の出力端子がハイインピーダンス状態に保持される。ま
た、同じくクロック信号ＣＫＰにより制御されているク
ロックドインバータ３０４はインバータ３０１と同様な
動作をする。一方、クロックドインバータ３０２、３０
３はクロック信号ＣＫの反転クロック信号ＣＫＮにより
制御されるので、クロック信号ＣＫがハイレベルのと
き、入力信号を反転して出力し、クロック信号ＣＫがロ
ーレベルのとき、出力端子がハイインピーダンス状態に
保持される。
【００４９】データ入力端子Ｄに入力されたデータが、
クロックドインバータ３０１に入力される。クロック信
号ＣＫがローレベルのとき、データ入力端子Ｄに入力さ
れたデータと同じ論理レベルのデータがクロックドイン
バータ３０３の入力端子に印加される。クロック信号Ｃ
Ｋがローレベルからハイレベルに切り替えられたとき、
クロックドインバータ３０５とインバータ３０２からな
るラッチ回路により、直前の状態が保持され、さらに保
持データがクロックドインバータ３０３、インバータ３
０７を介して遅延素子２０２に入力され、遅延素子２０
２により時間ＴＢ２だけ遅延されて出力端子Ｑに出力さ
れる。クロック信号ＣＫが再びローレベルに切り替えら
れたとき、クロックドインバータ３０４とインバータ３
０６からなるラッチ回路により、直前の状態の保持され
るので、フリップフロップの出力端子Ｑのデータがクロ
ック信号ＣＫがローレベルの間に保持され、クロック信
号ＣＫの立ち上がりエッジから時間ＴＢ２だけ遅れて次
の入力データに応じて変化する。このように、本実施形
態の第３論理セル３００によって、クロック信号ＣＫの
立ち上がりエッジで入力データがフリップフロップに取
り込まれ、遅延素子２０２の遅延時間ＴＢ２だけ遅れて
出力端子Ｑに出力される。そして、クロック信号ＣＫの
次の立ち上がりよりＴＢ２だけ遅れた時間まで出力端子
Ｑの出力データが保持される。
クロックドインバータ３０１に入力される。クロック信
号ＣＫがローレベルのとき、データ入力端子Ｄに入力さ
れたデータと同じ論理レベルのデータがクロックドイン
バータ３０３の入力端子に印加される。クロック信号Ｃ
Ｋがローレベルからハイレベルに切り替えられたとき、
クロックドインバータ３０５とインバータ３０２からな
るラッチ回路により、直前の状態が保持され、さらに保
持データがクロックドインバータ３０３、インバータ３
０７を介して遅延素子２０２に入力され、遅延素子２０
２により時間ＴＢ２だけ遅延されて出力端子Ｑに出力さ
れる。クロック信号ＣＫが再びローレベルに切り替えら
れたとき、クロックドインバータ３０４とインバータ３
０６からなるラッチ回路により、直前の状態の保持され
るので、フリップフロップの出力端子Ｑのデータがクロ
ック信号ＣＫがローレベルの間に保持され、クロック信
号ＣＫの立ち上がりエッジから時間ＴＢ２だけ遅れて次
の入力データに応じて変化する。このように、本実施形
態の第３論理セル３００によって、クロック信号ＣＫの
立ち上がりエッジで入力データがフリップフロップに取
り込まれ、遅延素子２０２の遅延時間ＴＢ２だけ遅れて
出力端子Ｑに出力される。そして、クロック信号ＣＫの
次の立ち上がりよりＴＢ２だけ遅れた時間まで出力端子
Ｑの出力データが保持される。
【００５０】以上説明したように、本実施形態の半導体
集積回路によれば、第３論理セル３００と第１論理セル
１００によりシフトレジスタを構成し、第３論理セルで
は第１論理セルを構成するフリップフロップＦ２２と同
一特性のフリップフロップＦ２１および遅延素子２０２
を設けて、遅延素子２０２の遅延時間ＴＢ２はフリップ
フロップＦ２１，Ｆ２２に入力されたクロック信号ＣＫ
１とＣＫ２間のクロックスキューＴＳＫに応じて設定す
るので、クロックスキューによるシフトレジスタの誤動
作を回避できる。
集積回路によれば、第３論理セル３００と第１論理セル
１００によりシフトレジスタを構成し、第３論理セルで
は第１論理セルを構成するフリップフロップＦ２２と同
一特性のフリップフロップＦ２１および遅延素子２０２
を設けて、遅延素子２０２の遅延時間ＴＢ２はフリップ
フロップＦ２１，Ｆ２２に入力されたクロック信号ＣＫ
１とＣＫ２間のクロックスキューＴＳＫに応じて設定す
るので、クロックスキューによるシフトレジスタの誤動
作を回避できる。
【００５１】第３実施形態 図７は、本発明のに係る半導体集積回路を設計するため
の設計支援装置の説明図であり、本発明に係る半導体集
積回路の設計方法の原理説明図である。以下、図７を参
照しつつ、本発明の半導体集積回路の設計方法について
説明する。図１において、先ずステップＳ１０では、与
えられる半導体集積回路の設計仕様２０を満たすように
回路設計が行われ、回路設計の結果として論理ネット２
１が得られる。
の設計支援装置の説明図であり、本発明に係る半導体集
積回路の設計方法の原理説明図である。以下、図７を参
照しつつ、本発明の半導体集積回路の設計方法について
説明する。図１において、先ずステップＳ１０では、与
えられる半導体集積回路の設計仕様２０を満たすように
回路設計が行われ、回路設計の結果として論理ネット２
１が得られる。
【００５２】次に、レイアウト設計では、回路設計で得
られた論理ネット２１に基づいて、論理セルライブラリ
（図示せず）を参照してレイアウトを決定する。レイア
ウト設計では、レイアウト設計結果に依存するクロック
スキューによる誤動作を解消するため、最初のレイアウ
ト（ステップＳ１１）を行った後に、論理シミュレーシ
ョン（ステップＳ１２）およびタイミング検証（ステッ
プＳ１３）を行って、タイミングずれによる誤動作の可
能性を検証し、誤動作の可能性のある箇所については、
論理セルの置き換えによる再レイアウト（ステップＳ１
４）を行うようにしている。
られた論理ネット２１に基づいて、論理セルライブラリ
（図示せず）を参照してレイアウトを決定する。レイア
ウト設計では、レイアウト設計結果に依存するクロック
スキューによる誤動作を解消するため、最初のレイアウ
ト（ステップＳ１１）を行った後に、論理シミュレーシ
ョン（ステップＳ１２）およびタイミング検証（ステッ
プＳ１３）を行って、タイミングずれによる誤動作の可
能性を検証し、誤動作の可能性のある箇所については、
論理セルの置き換えによる再レイアウト（ステップＳ１
４）を行うようにしている。
【００５３】論理セルライブラリには、設計対象の半導
体集積回路で使用可能な種々の論理セルが登録されてい
る。本実施形態の半導体集積回路を設計するための設計
支援装置においては、選択可能な論理セルとして、少な
くとも、フリップフロップを含む第１論理セルと、第１
論理セルのフリップフロップと同一特性のフリップフロ
ップおよび該フリップフロップのデータ入力端に接続さ
れる遅延素子を含む第２論理セルと、さらに、第１論理
セルのフリップフロップと同一特性のフリップフロップ
および該フリップフロップのデータ入力端に接続される
遅延素子を含む第３論理セルとを備えている点に特徴が
ある。尚、第１論理セル、第２論理セルおよび第３論理
セルの端子位置およびセル外形は、同一または相似の配
置・形状となっている。
体集積回路で使用可能な種々の論理セルが登録されてい
る。本実施形態の半導体集積回路を設計するための設計
支援装置においては、選択可能な論理セルとして、少な
くとも、フリップフロップを含む第１論理セルと、第１
論理セルのフリップフロップと同一特性のフリップフロ
ップおよび該フリップフロップのデータ入力端に接続さ
れる遅延素子を含む第２論理セルと、さらに、第１論理
セルのフリップフロップと同一特性のフリップフロップ
および該フリップフロップのデータ入力端に接続される
遅延素子を含む第３論理セルとを備えている点に特徴が
ある。尚、第１論理セル、第２論理セルおよび第３論理
セルの端子位置およびセル外形は、同一または相似の配
置・形状となっている。
【００５４】第１論理セルの論理回路構成は、従来の技
術で説明した図１０の回路構成と同様である。また、第
２論理セルおよび第３論理セルは、それぞれ前述した第
１および第２の実施形態において詳細に説明された。
術で説明した図１０の回路構成と同様である。また、第
２論理セルおよび第３論理セルは、それぞれ前述した第
１および第２の実施形態において詳細に説明された。
【００５５】レイアウト設計では、先ず、ステップＳ１
１のレイアウトを行う。即ち、ステップＳ１０の回路設
計の結果である論理ネット２１に基づき、論理セルライ
ブラリ（図示せず）を参照してレイアウトを決定し、レ
イアウト情報２２を出力する。尚、このステップＳ１１
のレイアウトにおいては、半導体集積回路における配置
および配線を第１論理セルのみを使用して決定する。
１のレイアウトを行う。即ち、ステップＳ１０の回路設
計の結果である論理ネット２１に基づき、論理セルライ
ブラリ（図示せず）を参照してレイアウトを決定し、レ
イアウト情報２２を出力する。尚、このステップＳ１１
のレイアウトにおいては、半導体集積回路における配置
および配線を第１論理セルのみを使用して決定する。
【００５６】次に、ステップＳ１２の論理シミュレーシ
ョンでは、論理ネット２１およびレイアウト情報２２に
基づく論理シミュレーションを行ってタイミング情報２
３を得る。またステップＳ１３のタイミング検証では、
タイミング情報２３を設計仕様２０に照らして、タイミ
ングずれによる誤動作の可能性を検証する。
ョンでは、論理ネット２１およびレイアウト情報２２に
基づく論理シミュレーションを行ってタイミング情報２
３を得る。またステップＳ１３のタイミング検証では、
タイミング情報２３を設計仕様２０に照らして、タイミ
ングずれによる誤動作の可能性を検証する。
【００５７】ここで、ステップＳ１３のタイミング検証
で行う判断は、具体的には、以下のような内容である。
例えば、従来の技術（図８および図９参照）で採り上げ
た、同一クロックでタイミング制御される縦続接続のフ
リップフロップ（シフトレジスタ）について、クロック
スキューに伴うホールド時間の不足による誤動作に関し
ては、縦続接続のフリップフロップ中で連続する任意の
２つの第１フリップフロップＦ３１および第２フリップ
フロップＦ３２間のクロック信号経路についての信号伝
搬遅延時間（クロックスキュー）ＴＳＫが、第１フリッ
プフロップＦ３１の信号伝搬遅延時間ＴＦ３１Ｄと、第
１フリップフロップＦ３１および第２フリップフロップ
Ｆ３２間の信号経路についての信号伝搬遅延時間ＴＤ１
２と、第２フリップフロップＦ３２のセットアップ時間
ＴＦ３２Ｓおよびホールド時間ＴＦ３２Ｈの差との和よ
り大きい場合に、タイミングずれによる誤動作の可能性
があると判断する。
で行う判断は、具体的には、以下のような内容である。
例えば、従来の技術（図８および図９参照）で採り上げ
た、同一クロックでタイミング制御される縦続接続のフ
リップフロップ（シフトレジスタ）について、クロック
スキューに伴うホールド時間の不足による誤動作に関し
ては、縦続接続のフリップフロップ中で連続する任意の
２つの第１フリップフロップＦ３１および第２フリップ
フロップＦ３２間のクロック信号経路についての信号伝
搬遅延時間（クロックスキュー）ＴＳＫが、第１フリッ
プフロップＦ３１の信号伝搬遅延時間ＴＦ３１Ｄと、第
１フリップフロップＦ３１および第２フリップフロップ
Ｆ３２間の信号経路についての信号伝搬遅延時間ＴＤ１
２と、第２フリップフロップＦ３２のセットアップ時間
ＴＦ３２Ｓおよびホールド時間ＴＦ３２Ｈの差との和よ
り大きい場合に、タイミングずれによる誤動作の可能性
があると判断する。
【００５８】次に、ステップＳ１４の再レイアウトで
は、ステップＳ１３のタイミング検証の結果、タイミン
グずれによる誤動作の可能性があると判断された箇所の
第１論理セルを第２論理セルまたは第３論理セルに置き
換え、半導体集積回路における配置および配線を決定
し、レイアウト情報２２を出力する。
は、ステップＳ１３のタイミング検証の結果、タイミン
グずれによる誤動作の可能性があると判断された箇所の
第１論理セルを第２論理セルまたは第３論理セルに置き
換え、半導体集積回路における配置および配線を決定
し、レイアウト情報２２を出力する。
【００５９】例えば、半導体集積回路内で図８に示した
シフトレジスタの箇所が、上記条件 ＴＳＫ ＞ ＴＦ３１Ｄ＋ＴＤ１２＋ＴＦ３２Ｓ−ＴＦ
３２Ｈ を満たす場合には、タイミングずれによる誤動作の可能
性があると判断され、第２フリップフロップＦ３２を含
む第１論理セルは、第２論理セルに置き換えられ、また
は、第１フリップフロップＦ３１を含む第１論セルは、
第３論理セルにに置き換えられる。
シフトレジスタの箇所が、上記条件 ＴＳＫ ＞ ＴＦ３１Ｄ＋ＴＤ１２＋ＴＦ３２Ｓ−ＴＦ
３２Ｈ を満たす場合には、タイミングずれによる誤動作の可能
性があると判断され、第２フリップフロップＦ３２を含
む第１論理セルは、第２論理セルに置き換えられ、また
は、第１フリップフロップＦ３１を含む第１論セルは、
第３論理セルにに置き換えられる。
【００６０】図８に示すシフトレジスタについて、論理
セルの置き換えを行うことによって得られるシフトレジ
スタの構成図を図１または図４に示す。論理セル置き換
えの後、ステップＳ１５に示す再論理シミュレーション
が行われる。ステップＳ１５の再論理シミュレーション
では、ステップＳ１４の再レイアウトの結果であるレイ
アウト情報２２並びに論理ネット２１に基づく論理シミ
ュレーションを行ってタイミング情報２３を得る。また
ステップＳ１６のタイミング検証では、タイミング情報
２３を設計仕様２０に照らして、タイミングずれによる
誤動作の可能性を再度検証する。
セルの置き換えを行うことによって得られるシフトレジ
スタの構成図を図１または図４に示す。論理セル置き換
えの後、ステップＳ１５に示す再論理シミュレーション
が行われる。ステップＳ１５の再論理シミュレーション
では、ステップＳ１４の再レイアウトの結果であるレイ
アウト情報２２並びに論理ネット２１に基づく論理シミ
ュレーションを行ってタイミング情報２３を得る。また
ステップＳ１６のタイミング検証では、タイミング情報
２３を設計仕様２０に照らして、タイミングずれによる
誤動作の可能性を再度検証する。
【００６１】再度検証の結果、誤動作の発生が回避され
ると判断した場合、設計した半導体集積回路が設計仕様
を満たし、且つ正常に動作できるものであり、回路の設
計が終了する。また、再度検証の結果において、タイミ
ングのずれによる誤動作の可能性があると判定した場
合、ステップＳ１４〜Ｓ１６までの操作を繰り返して行
われる。
ると判断した場合、設計した半導体集積回路が設計仕様
を満たし、且つ正常に動作できるものであり、回路の設
計が終了する。また、再度検証の結果において、タイミ
ングのずれによる誤動作の可能性があると判定した場
合、ステップＳ１４〜Ｓ１６までの操作を繰り返して行
われる。
【００６２】以上説明したように、本実施形態の半導体
集積回路を設計するための設計支援装置および半導体集
積回路の設計方法によれば、レイアウト後の論理シミュ
レーション結果により、ホールド時間が足りないといっ
たタイミングずれによる誤動作の可能性がある箇所のス
キュー調整を、予め用意されている第２論理セルとの置
き換えによって行うので、クロックスキューによる誤動
作を無くすための再レイアウトを簡単な操作で、しかも
確実に行うことができ、半導体集積回路のレイアウト設
計のＴＡＴを短縮することができる。
集積回路を設計するための設計支援装置および半導体集
積回路の設計方法によれば、レイアウト後の論理シミュ
レーション結果により、ホールド時間が足りないといっ
たタイミングずれによる誤動作の可能性がある箇所のス
キュー調整を、予め用意されている第２論理セルとの置
き換えによって行うので、クロックスキューによる誤動
作を無くすための再レイアウトを簡単な操作で、しかも
確実に行うことができ、半導体集積回路のレイアウト設
計のＴＡＴを短縮することができる。
【００６３】また、本実施形態の半導体集積回路を設計
するための設計支援装置および半導体集積回路の設計方
法によれば、通常のフリップフロップによる第１論理セ
ルと、フリップフロップのデータ入力端に遅延素子２０
１が接続されている第２論理セルとを、選択可能な論理
セルとして備えるが、これらの論理セルの端子位置およ
びセル外形を同一または相似としているので、再レイア
ウトにおける置き換え操作を周辺回路のレイアウトに影
響を及ぼすことなく簡単に行うことができ、再レイアウ
ト後にクロックスキューによる誤動作が別の場所で新た
に発生することもないので、再レイアウトを繰り返すこ
とがなく、クロックスキューによる誤動作をより簡単な
操作で、しかもより少ない手順で無くすことができ、結
果として半導体集積回路のレイアウト設計のＴＡＴを短
縮することができる。
するための設計支援装置および半導体集積回路の設計方
法によれば、通常のフリップフロップによる第１論理セ
ルと、フリップフロップのデータ入力端に遅延素子２０
１が接続されている第２論理セルとを、選択可能な論理
セルとして備えるが、これらの論理セルの端子位置およ
びセル外形を同一または相似としているので、再レイア
ウトにおける置き換え操作を周辺回路のレイアウトに影
響を及ぼすことなく簡単に行うことができ、再レイアウ
ト後にクロックスキューによる誤動作が別の場所で新た
に発生することもないので、再レイアウトを繰り返すこ
とがなく、クロックスキューによる誤動作をより簡単な
操作で、しかもより少ない手順で無くすことができ、結
果として半導体集積回路のレイアウト設計のＴＡＴを短
縮することができる。
【００６４】
【発明の効果】以上説明したように、本発明の半導体集
積回路および半導体集積回路の設計方法によれば、クロ
ックスキューによる誤動作をより簡単な操作で、しかも
より少ない手順で無くすことができ、半導体集積回路の
レイアウト設計のＴＡＴを短縮することができる。
積回路および半導体集積回路の設計方法によれば、クロ
ックスキューによる誤動作をより簡単な操作で、しかも
より少ない手順で無くすことができ、半導体集積回路の
レイアウト設計のＴＡＴを短縮することができる。
【図１】本発明の半導体集積回路の第１の実施形態を示
す回路図である。
す回路図である。
【図２】第１の実施形態のタイミングチャートである。
【図３】第１の実施形態におけるフリップフロップと遅
延素子の回路構成図である。
延素子の回路構成図である。
【図４】本発明の半導体集積回路の第２の実施形態を示
す回路図である。
す回路図である。
【図５】第２の実施形態のタイミングチャートである。
【図６】第２の実施形態におけるフリップフロップと遅
延素子の回路構成図である。
延素子の回路構成図である。
【図７】本発明の第１実施形態および第２実施形態に係
る半導体集積回路を設計するための設計支援装置の説明
図であり、本発明の第１実施形態および第２実施形態に
係る半導体集積回路の設計方法の原理説明図である。
る半導体集積回路を設計するための設計支援装置の説明
図であり、本発明の第１実施形態および第２実施形態に
係る半導体集積回路の設計方法の原理説明図である。
【図８】従来のシフトレジスタの回路構成図である。
【図９】従来例のシフトレジスタの各信号のタイミング
チャートである。
チャートである。
【図１０】従来例のシフトレジスタを半導体集積回路に
組み込む場合に使用されるフリップフロップの論理セル
の回路構成図である。
組み込む場合に使用されるフリップフロップの論理セル
の回路構成図である。
２０…設計仕様、２１…論理ネット、２２…レイアウト
情報、２３…タイミング情報、Ｆ１１，Ｆ２１，Ｆ３１
…第１フリップフロップ、Ｆ１２，Ｆ２２，Ｆ３２…第
２フリップフロップ、２０１，２０２…遅延素子、１０
０…第１論理セル、２００…第２論理セル、３００…第
３論理セル、ＴＳＫ…クロックスキュー、ＣＫ１，ＣＫ
２…クロック、Ｆ１１−Ｑ，Ｆ３１−Ｑ…第１フリップ
フロップの出力、Ｆ２１−Ｑ…第３論理セルの出力、Ｆ
１２−Ｑ，Ｆ２２−Ｑ，Ｆ３２−Ｑ…第２フリップフロ
ップの出力、ＴＦ１１Ｄ，ＴＦ２１Ｄ，ＴＦ３１Ｄ…第
１フリップフロップの信号伝搬遅延時間、ＴＤ１２１…
第１フリップフロップＦ１１の出力端子Ｑから遅延素子
２０１に至るまでの信号配線による信号伝搬遅延時間、
ＴＢ１，ＴＢ２…遅延素子の遅延時間、ＴＤ１２２…第
３論理セルの出力から第２フリップフロップＦ２２の入
力端子Ｄに至るまでの信号配線による信号伝搬遅延時
間、ＴＤ１２…第１フリップフロップＦ３１の出力端子
Ｑから第２フリップフロップＦ３２のデータ入力端子Ｄ
に至るまでの信号配線による信号伝搬遅延時間、ＴＦ１
２Ｓ，ＴＦ２２Ｓ，ＴＦ３２Ｓ…第２フリップフロップ
のセットアップ時間、ＴＦ１２Ｈ，ＴＦ２２Ｈ，ＴＦ３
２Ｈ…第２フリップフロップのホールド時間、ＴＦ１２
Ｄ，ＴＦ２２Ｄ，ＴＦ３２Ｄ…第２フリップフロップの
信号伝搬遅延時間、ＣＫ…クロック、３０５〜３０９…
インバータ、ＣＫＮ…負論理の内部クロック、ＣＫＰ…
正論理の内部クロック、３０１〜３０４…クロックドイ
ンバータ。
情報、２３…タイミング情報、Ｆ１１，Ｆ２１，Ｆ３１
…第１フリップフロップ、Ｆ１２，Ｆ２２，Ｆ３２…第
２フリップフロップ、２０１，２０２…遅延素子、１０
０…第１論理セル、２００…第２論理セル、３００…第
３論理セル、ＴＳＫ…クロックスキュー、ＣＫ１，ＣＫ
２…クロック、Ｆ１１−Ｑ，Ｆ３１−Ｑ…第１フリップ
フロップの出力、Ｆ２１−Ｑ…第３論理セルの出力、Ｆ
１２−Ｑ，Ｆ２２−Ｑ，Ｆ３２−Ｑ…第２フリップフロ
ップの出力、ＴＦ１１Ｄ，ＴＦ２１Ｄ，ＴＦ３１Ｄ…第
１フリップフロップの信号伝搬遅延時間、ＴＤ１２１…
第１フリップフロップＦ１１の出力端子Ｑから遅延素子
２０１に至るまでの信号配線による信号伝搬遅延時間、
ＴＢ１，ＴＢ２…遅延素子の遅延時間、ＴＤ１２２…第
３論理セルの出力から第２フリップフロップＦ２２の入
力端子Ｄに至るまでの信号配線による信号伝搬遅延時
間、ＴＤ１２…第１フリップフロップＦ３１の出力端子
Ｑから第２フリップフロップＦ３２のデータ入力端子Ｄ
に至るまでの信号配線による信号伝搬遅延時間、ＴＦ１
２Ｓ，ＴＦ２２Ｓ，ＴＦ３２Ｓ…第２フリップフロップ
のセットアップ時間、ＴＦ１２Ｈ，ＴＦ２２Ｈ，ＴＦ３
２Ｈ…第２フリップフロップのホールド時間、ＴＦ１２
Ｄ，ＴＦ２２Ｄ，ＴＦ３２Ｄ…第２フリップフロップの
信号伝搬遅延時間、ＣＫ…クロック、３０５〜３０９…
インバータ、ＣＫＮ…負論理の内部クロック、ＣＫＰ…
正論理の内部クロック、３０１〜３０４…クロックドイ
ンバータ。
Claims (9)
- 【請求項１】クロック信号に応じて入力信号を保持して
出力するフリップフロップを少なくとも二段を備えて、
前段のフリップフロップの出力信号を後段の入力信号と
して後段に入力され、前段および後段に入力されるクロ
ック信号に位相差がある半導体集積回路であって、 前段のフリップフロップの出力側に接続され、上記前段
および後段のクロック信号の位相差に応じて設定された
遅延時間で前段の出力を遅延して、後段のフリップフロ
ップに入力する遅延素子を有する半導体集積回路。 - 【請求項２】上記前段のフリップフロップと上記遅延素
子は回路設計上で一つの基本セルとして用いられ、当該
基本セルと上記後段のフリップフロップとは端子位置お
よび外形が、同一または相似である請求項１記載の半導
体集積回路。 - 【請求項３】上記フリップフロップは、上記クロック信
号に応じて入力信号を保持する第１のラッチ回路と、 上記クロック信号の反転信号に応じて上記第１のラッチ
回路により保持された信号を保持して出力する第２のラ
ッチ回路とを有する請求項１記載の半導体集積回路。 - 【請求項４】クロック信号に応じて入力信号を保持して
出力するフリップフロップを少なくとも二段を備えて、
前段のフリップフロップの出力信号を後段の入力信号と
して後段に入力され、前段および後段に入力されるクロ
ック信号に位相差がある半導体集積回路であって、 後段のフリップフロップの入力側に接続され、上記前段
および後段のクロック信号の位相差に応じて設定された
遅延時間で前段の出力を遅延して、後段のフリップフロ
ップに入力する遅延素子を有する半導体集積回路。 - 【請求項５】上記遅延素子と上記後段のフリップフロッ
プは回路設計上で一つの基本セルとして用いられ、当該
基本セルと上記前段のフリップフロップとは端子位置お
よび外形が、同一または相似である請求項４記載の半導
体集積回路。 - 【請求項６】上記フリップフロップは、上記クロック信
号に応じて入力信号を保持する第１のラッチ回路と、 上記クロック信号の反転信号に応じて上記第１のラッチ
回路により保持された信号を保持して出力する第２のラ
ッチ回路とを有する請求項４記載の半導体集積回路。 - 【請求項７】 選択可能な論理セルとして、フリップフ
ロップを含む第１論理セルと、前記フリップフロップと
同一特性のフリップフロップおよび該フリップフロップ
の信号入力端に接続される遅延素子を含む第２論理セ
ル、または、前記フリップフロップと同一特性のフリッ
プフロップおよび該フリップフロップの信号出力端に接
続される遅延素子を含む第３論理セルとを備える半導体
集積回路の設計方法であって、 所与の論理ネットに基づき半導体集積回路における配置
および配線を前記第２論理セルおよび前記第３論理セル
を用いずに決定し、レイアウト情報を出力する第１工程
と、 前記レイアウト情報に基づく論理シミュレーションを行
いタイミング情報を得る第２工程と、 前記タイミング情報を所与の設計仕様に照らしてタイミ
ングずれによる誤動作の可能性を検証する第３工程と、 前記第３工程の検証の結果、タイミングずれによる誤動
作の可能性があると判断された箇所の第１論理セルを前
記第２論理セルまたは前記第３論理セルに置き換え、半
導体集積回路における配置および配線を決定し、レイア
ウト情報を出力する第４工程とを有する半導体集積回路
の設計方法。 - 【請求項８】 前記第１論理セル、前記第２論理セルお
よび前記第３論理セルの端子位置およびセル外形は、同
一または相似である請求項７記載の半導体集積回路の設
計方法。 - 【請求項９】 前記第３工程は、同一クロックでタイミ
ング制御される縦続接続のフリップフロップについて、
前記縦続接続のフリップフロップ中で連続する任意の２
つの第１フリップフロップおよび第２フリップフロップ
間のクロック信号経路についての信号伝搬遅延時間が、
前記第１フリップフロップの信号伝搬遅延時間と、前記
第１フリップフロップおよび第２フリップフロップ間の
信号経路についての信号伝搬遅延時間と、前記第２フリ
ップフロップのセットアップ時間およびホールド時間の
差との和より大きい場合に、タイミングずれによる誤動
作の可能性があると判断し、 前記第４工程は、前記第３工程の検証の結果、タイミン
グずれによる誤動作の可能性があると判断された場合に
は、前記第１フリップフロップを含む第１論理セルを前
記第３論理セルに、或いは、前記第２フリップフロップ
を含む第１論理セルを前記第２論理セルにそれぞれ置き
換える請求項７記載の半導体集積回路の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132145A JPH10327047A (ja) | 1997-05-22 | 1997-05-22 | 半導体集積回路およびその設計方法 |
| US09/081,621 US6216256B1 (en) | 1997-05-22 | 1998-05-20 | Semiconductor integrated circuit and method of designing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132145A JPH10327047A (ja) | 1997-05-22 | 1997-05-22 | 半導体集積回路およびその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10327047A true JPH10327047A (ja) | 1998-12-08 |
Family
ID=15074415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9132145A Pending JPH10327047A (ja) | 1997-05-22 | 1997-05-22 | 半導体集積回路およびその設計方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH10327047A (ja) |
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