JP2011040803A

JP2011040803A - Dll circuit

Info

Publication number: JP2011040803A
Application number: JP2009183362A
Authority: JP
Inventors: Akira Ishida; 亮石田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2009-08-06
Filing date: 2009-08-06
Publication date: 2011-02-24

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a DLL circuit which remarkably reduces time required until locking with a simple configuration. <P>SOLUTION: A phase comparator 13 is disconnected from a DLL loop by a switching circuit 15, a counter 14 starts counting by a rise edge of an output clock CLK2 of a first variable delay circuit 11, and the counting is stopped by an edge of a rise clock of an input clock CLK1 into the first variable delay circuit 11. Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ロックするまでの時間の短縮化を図ったＤＬＬ回路に関するものである。 The present invention relates to a DLL circuit that shortens the time until locking.

ディジタルＤＬＬ回路として、図５に示すように、入力クロックＣＬＫ１の１周期分に相当する遅延セル段数を示す基準段数情報を出力するＤＬＬマスタ回路１０Ａと、その基準段数情報に基づいて必要とする遅延量に相当する制御段数情報を出力するユーザ回路２０と、その制御段数情報に基づいて入力データＤ１に対して所定の遅延を与えて出力データＤ２を出力するＤＬＬシフタ回路３０とを備えた回路がある。 As a digital DLL circuit, as shown in FIG. 5, a DLL master circuit 10A for outputting reference stage number information indicating the number of delay cell stages corresponding to one cycle of the input clock CLK1, and a delay required based on the reference stage number information A circuit including a user circuit 20 that outputs control stage number information corresponding to the amount, and a DLL shifter circuit 30 that outputs the output data D2 with a predetermined delay given to the input data D1 based on the control stage number information. is there.

ＤＬＬマスタ回路１０Ａは、同一特性の遅延セルを複数段縦続接続して構成した第１可変遅延回路１１と、その第１可変遅延回路１１の遅延セルの接続段数を切り替える第１遅延制御回路１２Ａと、入力クロックＣＬＫ１の位相と第１可変遅延回路１１の出力クロックＣＬＫ２の位相を比較し、両クロックＣＬＫ１，ＣＬＫ２の位相差を示す信号を第１遅延制御回路１２Ａに対して出力する位相比較器１３を備える。 The DLL master circuit 10A includes a first variable delay circuit 11 configured by cascading a plurality of delay cells having the same characteristics, and a first delay control circuit 12A that switches the number of connection stages of the delay cells of the first variable delay circuit 11. The phase comparator 13 compares the phase of the input clock CLK1 with the phase of the output clock CLK2 of the first variable delay circuit 11, and outputs a signal indicating the phase difference between the clocks CLK1 and CLK2 to the first delay control circuit 12A. Is provided.

このマスタ回路１０Ａでは、位相比較器１３の比較結果に応じて、第１遅延制御回路１２Ａにより、第１可変遅延回路２１の遅延セルの段数が増減制御されるが、この制御は位相比較器１３に入力される両クロックＣＬＫ１，ＣＬＫ２の位相が一致するまで繰り返される。そして、位相が一致するとロックされ、ロック時の第１可変遅延回路１１の遅延セルの段数が、入力クロックＣＬＫ１の１周期分の遅延時間に相当する基準段数情報となり、バイナリのデータとしてユーザ回路２０に与えられる。 In the master circuit 10A, the first delay control circuit 12A increases or decreases the number of stages of delay cells in the first variable delay circuit 21 according to the comparison result of the phase comparator 13, and this control is performed by the phase comparator 13A. Is repeated until the phases of the two clocks CLK1 and CLK2 input to each other coincide with each other. When the phases coincide with each other, the phase is locked, and the number of stages of the delay cells of the first variable delay circuit 11 at the time of the lock becomes reference stage number information corresponding to the delay time for one cycle of the input clock CLK1, and the user circuit 20 is binary data. Given to.

ユーザ回路２０は、必要とされる遅延情報を予め持ち、前記した基準段数情報が入力されることにより、遅延情報に応じて、この基準段数情報を例えば整数倍等した制御段数情報を出力する。 The user circuit 20 has necessary delay information in advance, and outputs the control stage number information obtained by, for example, multiplying the reference stage number information by an integer multiple in accordance with the delay information when the reference stage number information is input.

シフタ回路３０は、ユーザ回路２０から入力される制御段数情報を取り込む第２遅延制御回路３１と、その第２遅延制御回路３１から出力する制御信号によって遅延セルの縦続接続段数が設定される第２可変遅延回路３２を備える。第２可変遅延回路３２の各遅延セルは第１可変遅延回路１１の各遅延セルと同じ特性である。このシフタ回路３０では、ユーザ回路２０から入力される制御段数情報に応じて、第２遅延制御回路３１により、第２可変遅延回路３２の遅延段数が設定されるので、これにより、入力データＤ１は前記遅延情報に応じた所定の遅延が与えられて、出力データＤ２として出力する。 The shifter circuit 30 includes a second delay control circuit 31 that takes in control stage number information input from the user circuit 20, and a second number in which the cascade connection stage number of delay cells is set by a control signal output from the second delay control circuit 31. A variable delay circuit 32 is provided. Each delay cell of the second variable delay circuit 32 has the same characteristics as each delay cell of the first variable delay circuit 11. In this shifter circuit 30, the delay stage number of the second variable delay circuit 32 is set by the second delay control circuit 31 in accordance with the control stage number information input from the user circuit 20. A predetermined delay corresponding to the delay information is given and output as output data D2.

ところが、ＤＬＬマスタ回路１０Ａの位相比較器１３で両クロックＣＬＫ１，ＣＬＫ２の位相を比較する際、その位相比較器１３は入力クロックＣＬＫ１に対して、出力クロックＣＬＫ２が遅れているか、進んでいるかの２つの状態しか判断できない。そのため、現在どの程度の遅れ、あるいはどの程度の進みであるかという絶対値的な位相差がわからず、第１遅延制御回路１２Ａは最小分解能でしか遅延時間の調整を行うことができなかった。このことから、ロックするために、最低でも数百クロックという長時間のロックタイムを必要としていた。 However, when the phase comparator 13 of the DLL master circuit 10A compares the phases of both clocks CLK1 and CLK2, the phase comparator 13 determines whether the output clock CLK2 is delayed or advanced with respect to the input clock CLK1. Only one state can be judged. For this reason, it is not possible to know the absolute phase difference indicating how much delay or how much the current phase is, and the first delay control circuit 12A can adjust the delay time only with the minimum resolution. Therefore, a long lock time of at least several hundred clocks is required to lock.

そこで、入力信号の１周期の検出時間を短くする技術として、特許文献１に記載がある。これは、入力クロックを複数縦続接続の遅延セルで遅延させて、各遅延セルの出力の入力クロックに対する位相をそれぞれフリップフロップで検出して、所定のフリップフロップの出力が０で、その次段のフリップフロップの出力が１のとき、当該次段のフリップフロップに対応する遅延セルが１周期分の遅延信号を出すものとするものである。 Therefore, Patent Document 1 describes a technique for shortening the detection time of one cycle of an input signal. This is because the input clock is delayed by a plurality of cascaded delay cells, the phase of the output of each delay cell relative to the input clock is detected by a flip-flop, the output of a predetermined flip-flop is 0, and the next stage When the output of the flip-flop is 1, the delay cell corresponding to the next-stage flip-flop outputs a delay signal for one cycle.

特開平８−４６４９２号公報JP-A-8-46492

ところが、上記した特許文献１に記載のものは、多数のフリップフロップを備えたラッチ回路やエッジ検出回路が必要であり、回路が複雑になる問題がある。 However, the one described in Patent Document 1 requires a latch circuit and an edge detection circuit having a large number of flip-flops, and there is a problem that the circuit becomes complicated.

本発明の目的は、簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を提供することである。 An object of the present invention is to provide a DLL circuit in which the time until locking is greatly shortened with a simple configuration.

上記目的を達成するために、請求項１にかかる発明のＤＬＬ回路は、遅延セルを段数切換可能に複数段縦続接続した可変遅延回路と、該可変遅延回路への入力クロックと前記可変遅延回路の出力クロックとの位相差を検出する位相比較器と、該位相比較器から出力する比較信号によって前記入力クロックと前記出力クロックの位相差がゼロとなるように前記可変遅延回路の前記遅延セルの段数を切り換える遅延制御回路とを有するＤＬＬ回路において、前記出力クロックの第１の極性のエッジによってカウントを開始し、前記入力クロックの第１の極性のエッジによってカウントを停止し、前記開始から前記停止までの時間に相当するカウント値を出力するカウンタを備え、該カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。 In order to achieve the above object, a DLL circuit according to a first aspect of the present invention includes a variable delay circuit in which delay cells are cascade-connected so that the number of stages can be switched, an input clock to the variable delay circuit, and the variable delay circuit. A phase comparator for detecting a phase difference from the output clock, and the number of stages of the delay cells of the variable delay circuit so that a phase difference between the input clock and the output clock becomes zero by a comparison signal output from the phase comparator In the DLL circuit having a delay control circuit for switching between, the count is started by the edge of the first polarity of the output clock, the count is stopped by the edge of the first polarity of the input clock, and from the start to the stop Provided with a counter that outputs a count value corresponding to the time, and the number of stages corresponding to the number of stages of delay cells corresponding to the count value of the counter It was to initially set to the variable delay circuit by the delay control circuit, characterized in that.

請求項２にかかる発明は、請求項１に記載のＤＬＬ回路において、前記位相比較器を前記出力クロックの前記エッジの到来以前にＤＬＬ回路から切り放しておき、前記入力クロックの前記エッジのタイミングで、前記位相比較器をＤＬＬ回路に接続するとともに、前記カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。 The invention according to claim 2 is the DLL circuit according to claim 1, wherein the phase comparator is disconnected from the DLL circuit before arrival of the edge of the output clock, and at the timing of the edge of the input clock, The phase comparator is connected to a DLL circuit, and the number of stages corresponding to the number of stages of delay cells corresponding to the count value of the counter is initially set in the variable delay circuit by the delay control circuit. And

請求項３にかかる発明は、請求項１又は２に記載のＤＬＬ回路において、前記カウンタは、リングオシレータ部とカウント部からなり、該リングオシレータ部のインバータは前記可変遅延回路の遅延セルを構成するインバータと同じ特性をもつことを特徴とする。 According to a third aspect of the present invention, in the DLL circuit according to the first or second aspect, the counter includes a ring oscillator unit and a count unit, and an inverter of the ring oscillator unit constitutes a delay cell of the variable delay circuit. It has the same characteristics as an inverter.

請求項４にかかる発明は、請求項１、２又は３に記載のＤＬＬ回路において、前記カウンタからカウント中と非カウント中の区別を示す制御信号を出力させるとともに、前記位相比較回路の入力側に切換回路を接続し、該切換回路は、前記制御信号が前記非カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を実行し、前記制御信号が前記カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を遮断するようにした、ことを特徴とする。 According to a fourth aspect of the present invention, in the DLL circuit according to the first, second, or third aspect, the control signal indicating the distinction between counting and non-counting is output from the counter, and at the input side of the phase comparison circuit A switching circuit is connected, and the switching circuit executes connection to the DLL circuit of the phase comparison circuit when the control signal indicates the non-counting, and the phase when the control signal indicates the counting. The connection of the comparison circuit to the DLL circuit is cut off.

本発明によれば、簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現できる。 According to the present invention, it is possible to realize a DLL circuit in which the time until locking is greatly shortened with a simple configuration.

本発明の実施例のＤＬＬマスタ回路のブロック図である。It is a block diagram of the DLL master circuit of the Example of this invention. 図１のＤＬＬマスタ回路における第１可変遅延回路の回路図である。FIG. 2 is a circuit diagram of a first variable delay circuit in the DLL master circuit of FIG. 1. 図１のＤＬＬマスタ回路におけるカウンタの回路図である。FIG. 2 is a circuit diagram of a counter in the DLL master circuit of FIG. 1. 本実施例のＤＬＬ回路の動作説明用の波形図である。It is a wave form diagram for operation | movement description of the DLL circuit of a present Example. 従来のＤＬＬ回路のブロック図である。It is a block diagram of a conventional DLL circuit.

本発明では、ロック動作に入る前に、入力クロックＣＬＫ１の１周期が第１可変遅延回路の遅延セル何段分に相当するかの概略測定をカウンタで行い、その測定結果に基づき第１遅延制御回路の遅延セルの段数を初期設定する。このように最初に遅延セル段数のおおよその当たりをつけこれを初期設定してから、従来と同様のＤＬＬのロック動作を開始し、誤差分を微調整することで、短時間でロックされるようにする。 In the present invention, before entering the lock operation, the counter roughly measures how many delay cells of the first variable delay circuit correspond to one cycle of the input clock CLK1, and the first delay control is performed based on the measurement result. Initialize the number of delay cells in the circuit. In this way, the approximate number of delay cell stages is initially set and this is initially set, and then the DLL lock operation similar to the conventional one is started, and the error is finely adjusted so that it can be locked in a short time. To.

＜実施例＞
図１は本発明の実施例のＤＬＬ回路のマスタ回路１０の構成を示すブロック図である。このＤＬＬマスタ回路１０は、同一特性の遅延セルを複数段縦続接続した第１可変遅延回路１１と、その第１可変遅延回路１１の遅延セルの接続段数を切り替える第１遅延制御回路１２と、入力クロックＣＬＫ１の位相と第１可変遅延回路１１の出力クロックＣＬＫ２の位相を比較し、両クロックＣＬＫ１，ＣＬＫ２の位相が一致するように第１遅延制御回路１２を制御する位相比較器１３と、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジをトリガとしてカウントを開始（Start）し、入力クロックＣＬＫ１の立上りクロックをトリガとしてカウント動作を停止(Stop)するカウンタ１４と、カウンタ１４のカウント動作中は位相比較器１３の入力側を切断する切換回路１５とを備える。 <Example>
FIG. 1 is a block diagram showing a configuration of a master circuit 10 of a DLL circuit according to an embodiment of the present invention. The DLL master circuit 10 includes a first variable delay circuit 11 in which a plurality of delay cells having the same characteristics are connected in cascade, a first delay control circuit 12 that switches the number of connection stages of the delay cells of the first variable delay circuit 11, and an input. A phase comparator 13 that compares the phase of the clock CLK1 with the phase of the output clock CLK2 of the first variable delay circuit 11 and controls the first delay control circuit 12 so that the phases of both the clocks CLK1 and CLK2 match; The counter 14 starts counting with the rising edge of the output clock CLK2 of the variable delay circuit 11 as a trigger, and stops the counting operation with the rising clock of the input clock CLK1 as a trigger. During the counting operation of the counter 14 And a switching circuit 15 for cutting off the input side of the phase comparator 13.

第１可変遅延回路１１は、例えば図２に示すように、ｎ個の遅延セル（１個の遅延セルはインバータを２個直列接続して構成される）ＤＬ１〜ＤＬｎと、第１遅延制御回路１２から入力するｎ個の選択信号Ｓｅｌ１〜Ｓｅｌｎによってゲートを開／閉されるｎ個のアンド回路ＡＮＤ１〜ＡＮＤｎとで構成される。選択信号Ｓｅｌ１〜Ｓｅｌｎは、その内の１個のみが“１”となり、他は“０”となる。そして、例えば、選択信号Ｓｅｌ３が“１”となったときは、遅延セルＤＬ３〜ＤＬｎが縦続接続される。なお、第１可変遅延回路１１は、リセット時にはＳｅｌｎが“１”となり、ＬＤｎのみが接続された“最小段数”の状態に初期化される。 For example, as shown in FIG. 2, the first variable delay circuit 11 includes n delay cells (one delay cell is configured by connecting two inverters in series) DL1 to DLn, and a first delay control circuit. 12 is composed of n AND circuits AND1 to ANDn whose gates are opened / closed by n selection signals Sel1 to Seln input from Twelve. Only one of the selection signals Sel1 to Seln is “1”, and the others are “0”. For example, when the selection signal Sel3 becomes “1”, the delay cells DL3 to DLn are cascaded. The first variable delay circuit 11 is initialized to a “minimum number of stages” state in which Seln becomes “1” at reset and only LDn is connected.

カウンタ１４は、例えば図３に示すように、２個のＤ型フリップフロップＤＦＦ１、ＤＦＦ２、２個のナンド回路ＮＡＮＤ１，ＮＡＮＤ２、奇数個のインバータＩＮＶ１〜ＩＮＶｋ、ｍ−１個のＴ型フリップフロップＴＦＦ１〜ＴＦＦｍ−１から構成される。ナンド回路ＮＡＮＤ１，ＮＡＮＤ２とインバータＩＮＶ１〜ＩＮＶｋはリングオシレータ部を構成する。このリングオシレータ部は、Ｄ型フリップフロップＤＦＦ１の反転Ｑ出力が“１”のときに開始信号（Start）が“１”になると、Ｄ型フリップフロップＤＦＦ２のＱ出力が“１”となり、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２がゲートを開いてループが形成され、発振を開始する。この場合の発振周波数は、１／２×（Ｎ・Ｔｄ）となる。ＮはインバータＩＮＶ１〜ＩＮＶｋとナンド回路ＮＡＮＤ１，ＮＡＮＤ２の合計段数（ｋ＋２）、Ｔｄはそれらの個々の遅延時間である。また、停止信号（Stop)が“１”になると、Ｄ型フリップフロップＤＦＦ１の反転Ｑ出力が“０”となり、ナンド回路ＮＡＮＤ２がゲートを閉じて、発振が停止する。リングオシレータの発振中に発生するパルスは、Ｔ型フリップフロップＴＦＦ１〜ＴＦＦｍ−１から構成されるカウンタ部によってカウントされる。このカウント値の最小単位は、リングオシレータの段数（ｋ＋２）となる。 For example, as shown in FIG. 3, the counter 14 includes two D-type flip-flops DFF1 and DFF2, two NAND circuits NAND1 and NAND2, an odd number of inverters INV1 to INVk, and m-1 T-type flip-flops TFF1. To TFFm-1. The NAND circuits NAND1 and NAND2 and the inverters INV1 to INVk constitute a ring oscillator unit. In this ring oscillator unit, if the start signal (Start) becomes “1” when the inverted Q output of the D flip-flop DFF1 is “1”, the Q output of the D flip-flop DFF2 becomes “1”, and the NAND circuit NAND1 and NAND2 open gates to form a loop and start oscillation. The oscillation frequency in this case is 1/2 × (N · Td). N is the total number (k + 2) of inverters INV1 to INVk and NAND circuits NAND1 and NAND2, and Td is their respective delay time. When the stop signal (Stop) becomes “1”, the inverted Q output of the D-type flip-flop DFF1 becomes “0”, the NAND circuit NAND2 closes the gate, and the oscillation stops. Pulses generated during the oscillation of the ring oscillator are counted by a counter unit composed of T-type flip-flops TFF1 to TFFm-1. The minimum unit of the count value is the number of stages of the ring oscillator (k + 2).

この図３のカウンタ１４のインバータＩＮＶ１〜ＩＮＶｋには、第１可変遅延回路１１の遅延セルＤＬ１〜ＤＬｎを構成するインバータと同一プロセスで作成された同一特性のインバータを使用することにより、温度、電圧、プロセスによるバラツキを防止できる。 As the inverters INV1 to INVk of the counter 14 of FIG. 3, by using an inverter having the same characteristics created by the same process as the inverter constituting the delay cells DL1 to DLn of the first variable delay circuit 11, the temperature, voltage , Process variation can be prevented.

切換回路１５は、ナンド回路ＮＡＮＤ３，ＮＡＮＤ４から構成され、イネーブル信号（Enable）が“１”のときゲートが開き、“０”のときゲートが閉じる。ゲートが閉じている時、位相比較器１３がＤＬＬマスタ回路１０から切り離され、ＤＬＬループが遮断される。 The switching circuit 15 includes NAND circuits NAND3 and NAND4. The gate is opened when the enable signal (Enable) is “1”, and the gate is closed when the enable signal is “0”. When the gate is closed, the phase comparator 13 is disconnected from the DLL master circuit 10 and the DLL loop is interrupted.

さて、本実施例のＤＬＬマスタ回路１０は、リセットによって第１可変遅延回路１１の遅延セルの段数が最小段数に初期化されているとき、カウンタ１４のＤ型フリップフロップＤＦＦ１のＱ出力は“０”、反転Ｑ出力は“１”、ＤＦＦ２のＱ出力は“０”である。よって、カウンタ１４では、ナンド回路ＮＡＮＤ２はゲートを開いているが、ナンド回路ＮＡＮＤ１はゲートを閉じ、リングオシレータは非動作となっている。また、イネーブル信号（Enable）は“０”となっており、切換回路１５のナンド回路ＮＡＮＤ３，ＮＡＮＤ４はゲートが閉じている。よって、位相比較器１３はＤＬＬループから遮断されている。 In the DLL master circuit 10 of this embodiment, when the number of delay cells of the first variable delay circuit 11 is initialized to the minimum number by reset, the Q output of the D-type flip-flop DFF1 of the counter 14 is “0”. ", The inverted Q output is" 1 ", and the Q output of DFF2 is" 0 ". Therefore, in the counter 14, the NAND circuit NAND2 has its gate opened, but the NAND circuit NAND1 has its gate closed, and the ring oscillator is inactive. The enable signal (Enable) is “0”, and the gates of the NAND circuits NAND3 and NAND4 of the switching circuit 15 are closed. Therefore, the phase comparator 13 is cut off from the DLL loop.

この状態で入力クロックＣＬＫ１が入力すると、第１可変遅延回路１１の遅延セルの最小段数を通過して、出力クロックＣＬＫ２として戻ってくる。このときの出力クロックＣＬＫ２の立ち上がりエッジによって、カウンタ１４のＤ型フリップフロップＤＦＦ２のＱ出力が“０”から“１”に反転し、カウンタ１４のリングオシレータ部が発振動作を開始するとともに、カウント部のカウント動作が開始する。そして、この後に入力する入力クロックＣＬＫ１の立ち上がりエッジによって、カウンタ１４のＤ型フリップフロップＤＦＦ１の反転Ｑ出力が“０”になり、リングオシレータ部が発振動作を停止するとともに、カウンタ部も動作を停止し、さらにイネーブル信号（Enable）が“１”になる。 When the input clock CLK1 is input in this state, it passes through the minimum number of delay cells of the first variable delay circuit 11 and returns as the output clock CLK2. At this time, the Q output of the D-type flip-flop DFF2 of the counter 14 is inverted from “0” to “1” by the rising edge of the output clock CLK2, and the ring oscillator unit of the counter 14 starts an oscillation operation and the count unit Count operation starts. Then, the inverted Q output of the D-type flip-flop DFF1 of the counter 14 becomes “0” by the rising edge of the input clock CLK1 inputted thereafter, and the ring oscillator unit stops the oscillation operation and the counter unit also stops the operation. Further, the enable signal (Enable) becomes “1”.

これによって、カウンタ１４がカウント動作を行っている期間Ｔ１は、入力クロックＣＬＫ１の１周期をＴ０とし、Ｔ２を、第１可変遅延回路１１の遅延セルの最小段数に相当するオフセットタイムとすると、図４に示すように、
Ｔ１＝Ｔ０−Ｔ２
となる。 As a result, during the period T1 during which the counter 14 is performing the counting operation, if one period of the input clock CLK1 is T0 and T2 is an offset time corresponding to the minimum number of delay cells of the first variable delay circuit 11, FIG. As shown in Figure 4,
T1 = T0-T2
It becomes.

そこで、カウンタ１４の最終カウント値によって第１遅延制御回路１２を制御して、第１可変遅延回路１１の遅延セルの段数を、上記時間Ｔ１に相当する段数に初期設定する。このとき、位相比較器１３の入力側の切換回路１５は、イネーブル信号（Enable）が“１”になることによってゲートが開いているので、通常のＤＬＬループが形成され、上記時間Ｔ１の遅延時間からＤＬＬ動作が開始する。このときのＤＬＬ制御は、不足しているオフセット時間Ｔ２分に相当する位相制御で済み、ロックするまでの時間を大幅に短縮できる。 Therefore, the first delay control circuit 12 is controlled by the final count value of the counter 14, and the number of stages of the delay cells of the first variable delay circuit 11 is initialized to the number of stages corresponding to the time T1. At this time, since the gate of the switching circuit 15 on the input side of the phase comparator 13 is opened when the enable signal (Enable) becomes “1”, a normal DLL loop is formed, and the delay time of the time T1 is set. The DLL operation starts. The DLL control at this time is phase control corresponding to the offset time T2 which is insufficient, and the time until locking can be greatly shortened.

ここで具体例について説明する。ＤＬＬマスタ回路１０の第１可変遅延回路１１の遅延セルの段数が直列５００段で構成されていて、その１個の遅延セルの遅延時間が１００ｐｓであったとする。入力クロックＣＬＫ１の周波数が５００ＭＨｚ（周期が２０ｎｓ）の場合を考えると、従来では、第１可変遅延回路１１の遅延セルが最小段数である状態から位相比較器１３による制御が開始されたとすると、約２００段（２０ｎｓ）分の位相比較および遅延セルの切換動作が必要となる。 A specific example will be described here. It is assumed that the number of delay cells of the first variable delay circuit 11 of the DLL master circuit 10 is composed of 500 stages in series, and the delay time of one delay cell is 100 ps. Considering the case where the frequency of the input clock CLK1 is 500 MHz (with a period of 20 ns), if the control by the phase comparator 13 is started from the state where the delay cell of the first variable delay circuit 11 has the minimum number of stages, Phase comparison for 200 stages (20 ns) and switching operation of delay cells are required.

これに対し、本実施例では、入力クロックＣＬＫ１の１周期分に近い遅延時間を測定して、第１可変遅延回路１１の遅延セルの段数をその遅延時間分に初期設定する。このため、第１可変遅延回路１１の遅延セルの最小段数が、入力クロックＣＬＫ１の１周期の１／２に相当する段数未満である場合、遅延セルが最小段数である状態からＤＬＬ制御を開始するときに比較して、必要な遅延セルの切換動作の回数を削減し、ロックタイムを削減することができる。特に、最小段数が１段、もしくは、それに近い段数である場合には、微調整分を含めても、数クロックでロックさせることが可能であり、上記例に対して、９０％以上ロックタイムを短縮することができる。 In contrast, in this embodiment, a delay time close to one cycle of the input clock CLK1 is measured, and the number of delay cell stages of the first variable delay circuit 11 is initialized to the delay time. For this reason, when the minimum number of delay cells of the first variable delay circuit 11 is less than the number of stages corresponding to 1/2 of one cycle of the input clock CLK1, DLL control is started from the state where the delay cells have the minimum number of stages. Compared to sometimes, the number of necessary delay cell switching operations can be reduced, and the lock time can be reduced. In particular, when the minimum number of stages is one stage or a number close to that, it is possible to lock with several clocks even if fine adjustment is included. It can be shortened.

また、測定された遅延時間分の段数を、そのまま、第１可変遅延回路１１の遅延セルの段数に初期設定することは必須ではない。例えば、第１可変遅延回路１１の遅延セルの最小段数が比較的大きい場合には、測定された遅延時間分の段数に遅延セルの最小段数を加算した段数を初期設定することによって、ロックタイムをさらに削減することも可能である。もしくは、遅延時間の測定に誤差があった場合にも常に同一の側（遅延セルの段数が少なすぎる側、もしくは多すぎる側）からＤＬＬ制御を開始することができるよう、遅延セルの最小段数から誤差範囲に相当する所定の段数を減じてから、もしくは加えてから、測定された遅延時間分の段数に加算した段数を、初期設定することも可能である。 Further, it is not essential to initially set the number of stages for the measured delay time as it is to the number of stages of the delay cells of the first variable delay circuit 11. For example, when the minimum number of delay cells of the first variable delay circuit 11 is relatively large, the lock time is set by initializing the number of stages obtained by adding the minimum number of delay cells to the number of stages corresponding to the measured delay time. Further reductions are possible. Or, even if there is an error in the measurement of the delay time, the minimum number of delay cells is used so that DLL control can always be started from the same side (the side with too few or too many delay cells). It is also possible to initialize the number of stages added to the number of stages for the measured delay time after the predetermined number of stages corresponding to the error range is reduced or added.

このように、カウンタ１４のカウント値に相当する遅延セルの段数に応じた段数を、すなわち、カウンタ１４によって測定された遅延時間分の段数をそのまま、もしくは、第１可変遅延回路１１の遅延セルの最小段数や測定誤差等を考慮して適切に補正した段数を、第１可変遅延回路１１に初期設定することが可能である。 As described above, the number of stages corresponding to the number of delay cells corresponding to the count value of the counter 14, that is, the number of stages corresponding to the delay time measured by the counter 14 is used as it is, or the delay cells of the first variable delay circuit 11 are used. It is possible to initialize the first variable delay circuit 11 with the number of stages appropriately corrected in consideration of the minimum number of stages and measurement errors.

なお、以上では、カウンタ１４のカウントの開始（Start）に出力クロックＣＬＫ２の立上りエッジを、停止（Stop)に入力クロックＣＬＫ１の立上りエッジを使用したが、両者に立下りエッジを使用してもよい。また、以上では、ユーザ回路２０とＤＬＬシフタ回路３０を組み合わせて使用するＤＬＬマスタ回路１０を例として説明したが、入力クロックＣＬＫ１に対して１周期分遅れた出力クロックＣＬＫ２を出力させるＤＬＬ回路であれば、全てに適用できることは勿論である。 In the above description, the rising edge of the output clock CLK2 is used for the start (Start) of the counter 14, and the rising edge of the input clock CLK1 is used for the stop (Stop). However, the falling edge may be used for both. . In the above description, the DLL master circuit 10 that uses the user circuit 20 and the DLL shifter circuit 30 in combination has been described as an example. However, any DLL circuit that outputs the output clock CLK2 delayed by one cycle with respect to the input clock CLK1 may be used. Of course, it can be applied to all.

１０，１０Ａ：ＤＬＬマスタ回路、１１：第１可変遅延回路、１２，１２Ａ：第１遅延制御回路、１３：位相比較器、１４：カウンタ、１５：切換回路
２０：ユーザ回路
３０：ＤＬＬシフタ回路、３１：第２遅延回路、３２：第２可変遅延回路
10, 10A: DLL master circuit, 11: first variable delay circuit, 12, 12A: first delay control circuit, 13: phase comparator, 14: counter, 15: switching circuit, 20: user circuit, 30: DLL shifter circuit, 31: second delay circuit, 32: second variable delay circuit

Claims

A variable delay circuit in which delay cells are cascade-connected so that the number of stages can be switched, a phase comparator for detecting a phase difference between an input clock to the variable delay circuit and an output clock of the variable delay circuit, and the phase comparator In a DLL circuit having a delay control circuit that switches the number of stages of the delay cells of the variable delay circuit so that a phase difference between the input clock and the output clock becomes zero by a comparison signal to be output,
A counter that starts counting at the edge of the first polarity of the output clock, stops counting at the edge of the first polarity of the input clock, and outputs a count value corresponding to the time from the start to the stop; Prepared,
The number of stages corresponding to the number of stages of delay cells corresponding to the count value of the counter is initially set in the variable delay circuit by the delay control circuit.
A DLL circuit characterized by that.

The DLL circuit according to claim 1,
Disconnecting the phase comparator from the DLL circuit before the arrival of the edge of the output clock;
At the timing of the edge of the input clock, the phase comparator is connected to the DLL circuit, and the number of stages corresponding to the number of delay cells corresponding to the count value of the counter is transferred to the variable delay circuit by the delay control circuit. Initial setting
A DLL circuit characterized by that.

The DLL circuit according to claim 1 or 2,
The counter comprises a ring oscillator unit and a count unit, and an inverter of the ring oscillator unit has the same characteristics as an inverter constituting a delay cell of the variable delay circuit.

The DLL circuit according to claim 1, 2 or 3,
A control signal indicating the distinction between counting and non-counting is output from the counter, and a switching circuit is connected to the input side of the phase comparison circuit,
The switching circuit executes connection to the DLL circuit of the phase comparison circuit when the control signal indicates the non-counting, and to the DLL circuit of the phase comparison circuit when the control signal indicates the counting. The connection of
A DLL circuit characterized by that.