JP2002217648A - バイパス回路内蔵型増幅器 - Google Patents
バイパス回路内蔵型増幅器Info
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- JP2002217648A JP2002217648A JP2001008648A JP2001008648A JP2002217648A JP 2002217648 A JP2002217648 A JP 2002217648A JP 2001008648 A JP2001008648 A JP 2001008648A JP 2001008648 A JP2001008648 A JP 2001008648A JP 2002217648 A JP2002217648 A JP 2002217648A
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Abstract
(57)【要約】
【課題】 バイパス回路を内蔵しながらも増幅特性を劣
化しないようにしたバイパス回路内蔵型増幅器を実現す
ること。 【解決手段】 バイパス回路のスイッチをそのバイパス
回路に直列接続の２つのバイパス用パスＦＥＴと、その
両ＦＥＴの共通接続点と接地との間に接続したシャント
ＦＥＴから構成する。増幅器経路の増幅器の動作／不動
作を増幅用ＦＥＴのソースと接地との間に接続したＦＥ
Ｔのスイッチにより切り替えるようにして、増幅器経路
にスイッチ用ＦＥＴが直列接続されないようにする。
化しないようにしたバイパス回路内蔵型増幅器を実現す
ること。 【解決手段】 バイパス回路のスイッチをそのバイパス
回路に直列接続の２つのバイパス用パスＦＥＴと、その
両ＦＥＴの共通接続点と接地との間に接続したシャント
ＦＥＴから構成する。増幅器経路の増幅器の動作／不動
作を増幅用ＦＥＴのソースと接地との間に接続したＦＥ
Ｔのスイッチにより切り替えるようにして、増幅器経路
にスイッチ用ＦＥＴが直列接続されないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機器を
はじめ各種無線通信に用いられる増幅器に係り、特に入
力信号のレベルが所定レベル以上の時にその信号が増幅
用トランジスタをバイパスする回路を通過するようにし
たバイパス回路内蔵型増幅器に関するものである。
はじめ各種無線通信に用いられる増幅器に係り、特に入
力信号のレベルが所定レベル以上の時にその信号が増幅
用トランジスタをバイパスする回路を通過するようにし
たバイパス回路内蔵型増幅器に関するものである。
【０００２】
【従来の技術】移動体通信機器等の無線通信に用いられ
る低雑音増幅器は、強電界の入力信号により増幅器で増
幅された信号が歪むことを防ぐために、バイパス回路を
内蔵する場合がある。図２はこの種のバイパス回路内蔵
型の低雑音増幅器の一例のブロック図である。
る低雑音増幅器は、強電界の入力信号により増幅器で増
幅された信号が歪むことを防ぐために、バイパス回路を
内蔵する場合がある。図２はこの種のバイパス回路内蔵
型の低雑音増幅器の一例のブロック図である。
【０００３】図２において、ＦＥＴ１は信号増幅用トラ
ンジスタであり、そのゲートはＤＣカットキャパシタＣ
１を介して入力整合回路１１の出力側に接続されると共
に抵抗Ｒ１を介してＧＮＤに接地され、ソースはソース
インダクタＬ１と自己バイアス抵抗Ｒ２の直列回路を介
してＧＮＤに接地され、その自己バイアス抵抗Ｒ２には
バイパスキャパシタＣ２が並列接続されている。また、
ドレインは出力整合回路１２の入力側に接続されると共
にチョークインダクタＬ２を介してドレイン電圧印加端
子２５に接続されている。
ンジスタであり、そのゲートはＤＣカットキャパシタＣ
１を介して入力整合回路１１の出力側に接続されると共
に抵抗Ｒ１を介してＧＮＤに接地され、ソースはソース
インダクタＬ１と自己バイアス抵抗Ｒ２の直列回路を介
してＧＮＤに接地され、その自己バイアス抵抗Ｒ２には
バイパスキャパシタＣ２が並列接続されている。また、
ドレインは出力整合回路１２の入力側に接続されると共
にチョークインダクタＬ２を介してドレイン電圧印加端
子２５に接続されている。
【０００４】ＦＥＴ３は入力側パストランジスタであ
り、そのドレインはＤＣカットキャパシタＣ３を介して
信号入力端子２１に接続され、ゲートはバイアス抵抗Ｒ
３を介して制御端子２３に接続され、ソースは入力整合
回路１１の入力側に接続されている。
り、そのドレインはＤＣカットキャパシタＣ３を介して
信号入力端子２１に接続され、ゲートはバイアス抵抗Ｒ
３を介して制御端子２３に接続され、ソースは入力整合
回路１１の入力側に接続されている。
【０００５】ＦＥＴ４は出力側パストランジスタであ
り、そのドレインはＤＣカットキャパシタＣ４を介して
出力整合回路１２の出力側に接続され、ゲートはバイア
ス抵抗Ｒ４を介して制御端子２３に接続され、ソースは
ＤＣカットキャパシタＣ５を介して信号出力端子２２に
接続されている。
り、そのドレインはＤＣカットキャパシタＣ４を介して
出力整合回路１２の出力側に接続され、ゲートはバイア
ス抵抗Ｒ４を介して制御端子２３に接続され、ソースは
ＤＣカットキャパシタＣ５を介して信号出力端子２２に
接続されている。
【０００６】ＦＥＴ５は入力側バイパス用パストランジ
スタであり、そのドレインはＤＣカットキャパシタＣ３
を介して信号入力端子２１に接続され、ゲートはバイア
ス抵抗Ｒ５を介して制御端子２４に接続され、ソースは
伝送線路３１の入力側に接続されている。
スタであり、そのドレインはＤＣカットキャパシタＣ３
を介して信号入力端子２１に接続され、ゲートはバイア
ス抵抗Ｒ５を介して制御端子２４に接続され、ソースは
伝送線路３１の入力側に接続されている。
【０００７】ＦＥＴ６は出力側バイパス用パストランジ
スタであり、そのドレインは伝送線路３１の出力側に接
続され、ソースはＤＣカットキャパシタＣ５を介して信
号出力端子２２に接続され、ゲートはバイアス抵抗Ｒ６
を介して制御端子２４に接続されている。
スタであり、そのドレインは伝送線路３１の出力側に接
続され、ソースはＤＣカットキャパシタＣ５を介して信
号出力端子２２に接続され、ゲートはバイアス抵抗Ｒ６
を介して制御端子２４に接続されている。
【０００８】そして、前記したＦＥＴ５，６、および伝
送線路３１がバイパス回路を構成している。
送線路３１がバイパス回路を構成している。
【０００９】さて、ＦＥＴ１による増幅出力が飽和する
よりも充分小さなレベルの信号が信号入力端子２１に入
力するときは、図示しない入力レベル検出回路によっ
て、入力側パスＦＥＴ３と出力側パスＦＥＴ４がＯＮと
なり、入力側バイパス用パスＦＥＴ５と出力側バイパス
用パスＦＥＴ６がＯＦＦとなるような電圧Ｖｓ１，Ｖｓ
２が制御端子２３，２４に印加される。
よりも充分小さなレベルの信号が信号入力端子２１に入
力するときは、図示しない入力レベル検出回路によっ
て、入力側パスＦＥＴ３と出力側パスＦＥＴ４がＯＮと
なり、入力側バイパス用パスＦＥＴ５と出力側バイパス
用パスＦＥＴ６がＯＦＦとなるような電圧Ｖｓ１，Ｖｓ
２が制御端子２３，２４に印加される。
【００１０】このときは、伝送線路３１を経由するバイ
パス経路は信号が通過せず、増幅用ＦＥＴ１を経由する
増幅器経路が信号を通過するため、その信号増幅用ＦＥ
Ｔ１によって増幅された信号が信号出力端子２２に出力
される。このとき、入力信号は増幅用ＦＥＴ１の増幅出
力が飽和するより充分小さいレベルであるため、歪みの
少ない信号が出力端子２２から出力されることになる。
パス経路は信号が通過せず、増幅用ＦＥＴ１を経由する
増幅器経路が信号を通過するため、その信号増幅用ＦＥ
Ｔ１によって増幅された信号が信号出力端子２２に出力
される。このとき、入力信号は増幅用ＦＥＴ１の増幅出
力が飽和するより充分小さいレベルであるため、歪みの
少ない信号が出力端子２２から出力されることになる。
【００１１】逆に、増幅用ＦＥＴ１による増幅出力が飽
和するほどに大きなレベルの信号が信号入力端子２１に
入力するときは、図示しない入力レベル検出回路によっ
て、入力側パスＦＥＴ３と出力側パスＦＥＴ４がＯＦＦ
となり、入力側バイパス用パスＦＥＴ５と出力側バイパ
ス用パスＦＥＴ６がＯＮとなるような電圧Ｖｓ１，Ｖｓ
２が制御端子２３，２４に印加される。
和するほどに大きなレベルの信号が信号入力端子２１に
入力するときは、図示しない入力レベル検出回路によっ
て、入力側パスＦＥＴ３と出力側パスＦＥＴ４がＯＦＦ
となり、入力側バイパス用パスＦＥＴ５と出力側バイパ
ス用パスＦＥＴ６がＯＮとなるような電圧Ｖｓ１，Ｖｓ
２が制御端子２３，２４に印加される。
【００１２】このときは、増幅用ＦＥＴ１を経由する増
幅器経路は信号が通過せず、伝送線路３１を経由するバ
イパス経路を信号が通過するため、入力信号は増幅用Ｆ
ＥＴ１で増幅されることなく、つまり歪むことなくその
まま信号出力端子２２に出力される。
幅器経路は信号が通過せず、伝送線路３１を経由するバ
イパス経路を信号が通過するため、入力信号は増幅用Ｆ
ＥＴ１で増幅されることなく、つまり歪むことなくその
まま信号出力端子２２に出力される。
【００１３】以上から、信号入力端子２１に入力される
信号のレベルの大小に拘わらず、歪みの少ない信号を信
号出力端子２２から得ることができる。
信号のレベルの大小に拘わらず、歪みの少ない信号を信
号出力端子２２から得ることができる。
【００１４】
【発明が解決しようとする課題】ところが、上記のよう
なバイパス回路内蔵型増幅器では、増幅用ＦＥＴ１を経
由する増幅器経路に信号を通過させるとき、入力側パス
ＦＥＴ３でその内部抵抗成分によって損失が発生して増
幅器の雑音指数が劣化し、出力側パスＦＥＴ４ではその
内部抵抗成分によって利得が劣化する問題がある。
なバイパス回路内蔵型増幅器では、増幅用ＦＥＴ１を経
由する増幅器経路に信号を通過させるとき、入力側パス
ＦＥＴ３でその内部抵抗成分によって損失が発生して増
幅器の雑音指数が劣化し、出力側パスＦＥＴ４ではその
内部抵抗成分によって利得が劣化する問題がある。
【００１５】また、バイパス経路は、入力側バイパス用
パスＦＥＴ５と出力側バイパス用パスＦＥＴ６の２段の
パスＦＥＴによりスイッチを構成しているので、充分な
アイソレーション特性を確保することができず、そのバ
イパス経路を介して増幅器の入出力間が結合し、増幅器
の安定度が悪くなる問題がある。
パスＦＥＴ５と出力側バイパス用パスＦＥＴ６の２段の
パスＦＥＴによりスイッチを構成しているので、充分な
アイソレーション特性を確保することができず、そのバ
イパス経路を介して増幅器の入出力間が結合し、増幅器
の安定度が悪くなる問題がある。
【００１６】本発明の目的は、バイパス回路を内蔵しな
がらも増幅特性を劣化しないようにしたバイパス回路内
蔵型増幅器を提供することである。
がらも増幅特性を劣化しないようにしたバイパス回路内
蔵型増幅器を提供することである。
【００１７】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、信号増幅用トランジスタと、該信号増
幅用トランジスタの入力側と信号入力端子との間に接続
された入力整合回路と、前記信号増幅用トランジスタの
出力側と信号出力端子との間に接続された出力整合回路
と、前記信号増幅用トランジスタの入力側と出力側との
間に並列接続されたバイパス回路とを具備するバイパス
回路内蔵型増幅器であって、前記信号増幅用トランジス
タのソースあるいはエミッタと接地との間に接続された
バイアススイッチトランジスタと、前記バイパス回路に
直列接続された第１，第２のバイパス用パストランジス
タおよび該第１，第２のバイパス用パストランジスタの
直列接続ラインと接地との間に接続されたシャントトラ
ンジスタからなるスイッチ手段と、前記バイパス回路に
直列接続された整合回路とを具備し、前記バイアススイ
ッチトランジスタと前記シャントトランジスタがＯＮ／
ＯＦＦの一方に制御されるとき、前記第１，第２のバイ
パス用パストランジスタがＯＮ／ＯＦＦの他方に制御さ
れるよう構成した。
の第１の発明は、信号増幅用トランジスタと、該信号増
幅用トランジスタの入力側と信号入力端子との間に接続
された入力整合回路と、前記信号増幅用トランジスタの
出力側と信号出力端子との間に接続された出力整合回路
と、前記信号増幅用トランジスタの入力側と出力側との
間に並列接続されたバイパス回路とを具備するバイパス
回路内蔵型増幅器であって、前記信号増幅用トランジス
タのソースあるいはエミッタと接地との間に接続された
バイアススイッチトランジスタと、前記バイパス回路に
直列接続された第１，第２のバイパス用パストランジス
タおよび該第１，第２のバイパス用パストランジスタの
直列接続ラインと接地との間に接続されたシャントトラ
ンジスタからなるスイッチ手段と、前記バイパス回路に
直列接続された整合回路とを具備し、前記バイアススイ
ッチトランジスタと前記シャントトランジスタがＯＮ／
ＯＦＦの一方に制御されるとき、前記第１，第２のバイ
パス用パストランジスタがＯＮ／ＯＦＦの他方に制御さ
れるよう構成した。
【００１８】第２の発明は、第１の発明において、前記
スイッチ手段が前記バイパス回路において前記整合回路
の入力側および出力側に接続されているよう構成した。
スイッチ手段が前記バイパス回路において前記整合回路
の入力側および出力側に接続されているよう構成した。
【００１９】第３の発明は、第１又は第２の発明におい
て、前記信号増幅用トランジスタの増幅出力が歪まない
程度の小さなレベルの信号が前記信号入力端子に入力さ
れるとき、前記バイアススイッチトランジスタと前記シ
ャントトランジスタがＯＮに制御され、且つ前記第１，
第２のバイパス用パストランジスタがＯＦＦに制御さ
れ、前記信号増幅用トランジスタの増幅出力が歪む程度
の大きなレベルの信号が前記信号入力端子に入力される
とき、前記バイアススイッチトランジスタと前記シャン
トトランジスタがＯＦＦに制御され、且つ前記第１，第
２のバイパス用パストランジスタがＯＮに制御されるよ
う構成した。
て、前記信号増幅用トランジスタの増幅出力が歪まない
程度の小さなレベルの信号が前記信号入力端子に入力さ
れるとき、前記バイアススイッチトランジスタと前記シ
ャントトランジスタがＯＮに制御され、且つ前記第１，
第２のバイパス用パストランジスタがＯＦＦに制御さ
れ、前記信号増幅用トランジスタの増幅出力が歪む程度
の大きなレベルの信号が前記信号入力端子に入力される
とき、前記バイアススイッチトランジスタと前記シャン
トトランジスタがＯＦＦに制御され、且つ前記第１，第
２のバイパス用パストランジスタがＯＮに制御されるよ
う構成した。
【００２０】
【発明の実施の形態】図１は本発明のバイパス回路内蔵
型増幅器の１つの実施形態を示すブロック図である。図
１において、ＦＥＴ１は信号増幅用トランジスタであ
り、そのゲートはＤＣカットキャパシタＣ１を介して入
力整合回路１１の出力側に接続されると共に抵抗Ｒ１を
介してＧＮＤに接地され、ソースはソースインダクタＬ
１と自己バイアス抵抗Ｒ２とＦＥＴ２の直列回路を介し
てＧＮＤに接地され、その自己バイアス抵抗Ｒ２とソー
スインダクタＬ１の共通接続点とＧＮＤとの間にはバイ
パスキャパシタＣ２が接続されている。また、ドレイン
は出力整合回路１２の入力側に接続されると共にチョー
クインダクタＬ２を介してドレイン電圧印加端子２５に
接続されている。入力整合回路１１の入力側は信号入力
端子２１に接続され、出力整合回路１２の出力側はＤＣ
カットキャパシタＣ４を介して信号出力端子２２に接続
されている。
型増幅器の１つの実施形態を示すブロック図である。図
１において、ＦＥＴ１は信号増幅用トランジスタであ
り、そのゲートはＤＣカットキャパシタＣ１を介して入
力整合回路１１の出力側に接続されると共に抵抗Ｒ１を
介してＧＮＤに接地され、ソースはソースインダクタＬ
１と自己バイアス抵抗Ｒ２とＦＥＴ２の直列回路を介し
てＧＮＤに接地され、その自己バイアス抵抗Ｒ２とソー
スインダクタＬ１の共通接続点とＧＮＤとの間にはバイ
パスキャパシタＣ２が接続されている。また、ドレイン
は出力整合回路１２の入力側に接続されると共にチョー
クインダクタＬ２を介してドレイン電圧印加端子２５に
接続されている。入力整合回路１１の入力側は信号入力
端子２１に接続され、出力整合回路１２の出力側はＤＣ
カットキャパシタＣ４を介して信号出力端子２２に接続
されている。
【００２１】前記したＦＥＴ２はバイアススイッチ用ト
ランジスタであり、ドレインが抵抗Ｒ２に接続され、ソ
ースがＧＮＤに接地され、ゲートがゲートバイアス抵抗
Ｒ７を介して制御端子２３に接続されている。
ランジスタであり、ドレインが抵抗Ｒ２に接続され、ソ
ースがＧＮＤに接地され、ゲートがゲートバイアス抵抗
Ｒ７を介して制御端子２３に接続されている。
【００２２】ＦＥＴ５Ａは第１の入力側バイパス用のパ
ストランジスタであり、そのドレインはＤＣカットキャ
パシタＣ６を介して入力整合回路１１の出力側とＤＣカ
ットキャパシタＣ１との共通接続点に接続され、ゲート
はバイアス抵抗Ｒ８を介して制御端子２４に接続されて
いる。
ストランジスタであり、そのドレインはＤＣカットキャ
パシタＣ６を介して入力整合回路１１の出力側とＤＣカ
ットキャパシタＣ１との共通接続点に接続され、ゲート
はバイアス抵抗Ｒ８を介して制御端子２４に接続されて
いる。
【００２３】ＦＥＴ５Ｂは第２の入力側バイパス用のパ
ストランジスタであり、そのドレインはＦＥＴ５Ａのソ
ースに接続され、ソースは整合回路１３の入力側に接続
され、ゲートはバイアス抵抗Ｒ９を介して制御端子２４
に接続されている。
ストランジスタであり、そのドレインはＦＥＴ５Ａのソ
ースに接続され、ソースは整合回路１３の入力側に接続
され、ゲートはバイアス抵抗Ｒ９を介して制御端子２４
に接続されている。
【００２４】ＦＥＴ７は入力側シャントトランジスタで
あり、そのドレインはＦＥＴ５ＡのソースとＦＥＴ５Ｂ
のドレインに共通接続され、ソースはキャパシタＣ７を
介してＧＮＤに接地され、ゲートはバイアス抵抗Ｒ１０
を介して制御端子２３に接続されている。
あり、そのドレインはＦＥＴ５ＡのソースとＦＥＴ５Ｂ
のドレインに共通接続され、ソースはキャパシタＣ７を
介してＧＮＤに接地され、ゲートはバイアス抵抗Ｒ１０
を介して制御端子２３に接続されている。
【００２５】ＦＥＴ６Ａは第１の出力側バイパス用のパ
ストランジスタであり、そのドレインは伝送線路３１を
介して整合回路１３の出力側に接続され、ゲートはバイ
アス抵抗Ｒ１１を介して制御端子２４に接続されてい
る。
ストランジスタであり、そのドレインは伝送線路３１を
介して整合回路１３の出力側に接続され、ゲートはバイ
アス抵抗Ｒ１１を介して制御端子２４に接続されてい
る。
【００２６】ＦＥＴ６Ｂは第２の出力側バイパス用のパ
ストランジスタであり、そのドレインはＦＥＴ６Ａのソ
ースに接続され、ゲートはバイアス抵抗Ｒ１２を介して
制御端子２４に接続され、ソースはＤＣカットキャパシ
タＣ８を介して出力整合回路１１の入力側とチョークイ
ンダクタＬ２との共通接続点に接続されている。
ストランジスタであり、そのドレインはＦＥＴ６Ａのソ
ースに接続され、ゲートはバイアス抵抗Ｒ１２を介して
制御端子２４に接続され、ソースはＤＣカットキャパシ
タＣ８を介して出力整合回路１１の入力側とチョークイ
ンダクタＬ２との共通接続点に接続されている。
【００２７】ＦＥＴ８は出力側シャントトランジスタで
あり、そのドレインはＦＥＴ６ＡのソースとＦＥＴ６Ｂ
のドレインに共通接続され、ソースはキャパシタＣ９を
介してＧＮＤに接地され、ゲートはバイアス抵抗Ｒ１３
を介して制御端子２３に接続されている。
あり、そのドレインはＦＥＴ６ＡのソースとＦＥＴ６Ｂ
のドレインに共通接続され、ソースはキャパシタＣ９を
介してＧＮＤに接地され、ゲートはバイアス抵抗Ｒ１３
を介して制御端子２３に接続されている。
【００２８】そして、前記したＦＥＴ５Ａ，５Ｂ，７、
整合回路１３、伝送線路３１、およびＦＥＴ６Ａ，６
Ｂ、８がバイパス回路を構成している。
整合回路１３、伝送線路３１、およびＦＥＴ６Ａ，６
Ｂ、８がバイパス回路を構成している。
【００２９】以上において、２段パスのＦＥＴ５Ａ，５
Ｂとシャント接続のＦＥＴ７は、入力側スイッチを構成
し、２段パスのＦＥＴ６Ａ，６Ｂとシャント接続のＦＥ
Ｔ８は出力側のスイッチを構成する。
Ｂとシャント接続のＦＥＴ７は、入力側スイッチを構成
し、２段パスのＦＥＴ６Ａ，６Ｂとシャント接続のＦＥ
Ｔ８は出力側のスイッチを構成する。
【００３０】さて、本実施形態では、増幅用ＦＥＴ１に
よる増幅出力が飽和するよりも充分小さなレベルの信号
が信号入力端子２１に入力するときは、図示しない入力
レベル検出回路によって、バイアススイッチ用ＦＥＴ２
と入力側シャントＦＥＴ７と出力側シャントＦＥＴ８が
ＯＮとなり、入力側バイパス用パスＦＥＴ５Ａ，５Ｂと
出力側バイパス用パスＦＥＴ６Ａ，６ＢがＯＦＦとなる
ような電圧Ｖｓ１，Ｖｓ２が制御端子２３，２４に印加
される。
よる増幅出力が飽和するよりも充分小さなレベルの信号
が信号入力端子２１に入力するときは、図示しない入力
レベル検出回路によって、バイアススイッチ用ＦＥＴ２
と入力側シャントＦＥＴ７と出力側シャントＦＥＴ８が
ＯＮとなり、入力側バイパス用パスＦＥＴ５Ａ，５Ｂと
出力側バイパス用パスＦＥＴ６Ａ，６ＢがＯＦＦとなる
ような電圧Ｖｓ１，Ｖｓ２が制御端子２３，２４に印加
される。
【００３１】このときは、伝送線路３１を経由するバイ
パス経路は信号が通過しない。増幅用ＦＥＴ１は増幅動
作を行うので増幅器経路を信号が通過し、増幅用ＦＥＴ
１によって増幅された信号が信号出力端子２２に出力さ
れる。このとき、入力信号は増幅用ＦＥＴ１の増幅出力
が飽和するより充分小さいレベルであるため、歪みの少
ない信号が出力されることになる。
パス経路は信号が通過しない。増幅用ＦＥＴ１は増幅動
作を行うので増幅器経路を信号が通過し、増幅用ＦＥＴ
１によって増幅された信号が信号出力端子２２に出力さ
れる。このとき、入力信号は増幅用ＦＥＴ１の増幅出力
が飽和するより充分小さいレベルであるため、歪みの少
ない信号が出力されることになる。
【００３２】また、バイパス経路は入力側および出力側
共に２段パスＦＥＴと１段シャントＦＥＴからなるスイ
ッチで構成されているので、充分なアイソレーション特
性を発揮するため、増幅用ＦＥＴ１の入出力間の結合が
防止され、バイパス経路に挿入している整合回路１３が
増幅器全体に不整合を生じさせることはない。さらに、
増幅用ＦＥＴ１を経由する増幅器経路にはその信号ライ
ン上にスイッチ用トランジスタ素子が介在されていない
ので、増幅用ＦＥＴ１による増幅特性に沿って適正に増
幅された信号が出力端子２２に出力される。
共に２段パスＦＥＴと１段シャントＦＥＴからなるスイ
ッチで構成されているので、充分なアイソレーション特
性を発揮するため、増幅用ＦＥＴ１の入出力間の結合が
防止され、バイパス経路に挿入している整合回路１３が
増幅器全体に不整合を生じさせることはない。さらに、
増幅用ＦＥＴ１を経由する増幅器経路にはその信号ライ
ン上にスイッチ用トランジスタ素子が介在されていない
ので、増幅用ＦＥＴ１による増幅特性に沿って適正に増
幅された信号が出力端子２２に出力される。
【００３３】逆に、増幅用ＦＥＴ１による増幅出力が飽
和するほどに大きなレベルの信号が信号入力端子２１に
入力するときは、図示しない入力レベル検出回路によっ
て、バイアススイッチ用ＦＥＴ２と入力側シャントＦＥ
Ｔ７と出力側シャントＦＥＴ８がＯＦＦとなり、入力側
バイパス用パスＦＥＴ５Ａ，５Ｂと出力側バイパス用パ
スＦＥＴ６Ａ，６ＢがＯＮとなるような電圧Ｖｓ１，Ｖ
ｓ２が制御端子２３，２４に印加される。
和するほどに大きなレベルの信号が信号入力端子２１に
入力するときは、図示しない入力レベル検出回路によっ
て、バイアススイッチ用ＦＥＴ２と入力側シャントＦＥ
Ｔ７と出力側シャントＦＥＴ８がＯＦＦとなり、入力側
バイパス用パスＦＥＴ５Ａ，５Ｂと出力側バイパス用パ
スＦＥＴ６Ａ，６ＢがＯＮとなるような電圧Ｖｓ１，Ｖ
ｓ２が制御端子２３，２４に印加される。
【００３４】このときは、増幅用ＦＥＴ１のソースが直
流的にＧＮＤから分離されるので、そのＦＥＴ１が増幅
動作をしなくなって、そのＦＥＴ１を経由する増幅器経
路は信号が通過しない。伝送線路３１を経由するバイパ
ス経路は信号が通過するが、入力整合回路１１と出力整
合回路１２によるインピーダンスの不整合は、バイパス
経路に挿入した整合回路１３によって解消されるため、
バイパス経路での損失を抑えた信号が出力端子２２に出
力される。このとき入力端子２１に入力される大きなレ
ベルの信号は、信号増幅用ＦＥＴ１で増幅されることは
ないので、歪むことなく信号出力端子２２に出力され
る。
流的にＧＮＤから分離されるので、そのＦＥＴ１が増幅
動作をしなくなって、そのＦＥＴ１を経由する増幅器経
路は信号が通過しない。伝送線路３１を経由するバイパ
ス経路は信号が通過するが、入力整合回路１１と出力整
合回路１２によるインピーダンスの不整合は、バイパス
経路に挿入した整合回路１３によって解消されるため、
バイパス経路での損失を抑えた信号が出力端子２２に出
力される。このとき入力端子２１に入力される大きなレ
ベルの信号は、信号増幅用ＦＥＴ１で増幅されることは
ないので、歪むことなく信号出力端子２２に出力され
る。
【００３５】以上のように、信号入力端子２１に入力さ
れる信号が、増幅用ＦＥＴ１による増幅作用を受けると
飽和するほどに大きなレベルのときは、バイパス経路
（バイパス回路）を通過してそのまま出力されるので歪
みの少ない出力信号が得られる。また、飽和するほどに
は大きくないレベルのときは、増幅器で適正に増幅され
るので同様に歪みの少ない出力信号が得られる。
れる信号が、増幅用ＦＥＴ１による増幅作用を受けると
飽和するほどに大きなレベルのときは、バイパス経路
（バイパス回路）を通過してそのまま出力されるので歪
みの少ない出力信号が得られる。また、飽和するほどに
は大きくないレベルのときは、増幅器で適正に増幅され
るので同様に歪みの少ない出力信号が得られる。
【００３６】なお、以上ではトランジスタとしてＦＥＴ
を使用したが、バイポーラトランジスタを使用すること
もできる。このとき、ゲートはベースに、ドレインはコ
レクタに、ソースはエミッタに対応する。また、ＦＥＴ
５Ａ，５Ｂ，７の組のスイッチとＦＥＴ６Ａ，６Ｂ，８
の組のスイッチは、一方のみでもアイソレーション特性
をある程度確保することができる。また、整合回路１３
や伝送線路３１はＦＥＴ５Ａ，５Ｂの間、ＦＥＴ６Ａ，
６Ｂの間等に直列接続してもよい。
を使用したが、バイポーラトランジスタを使用すること
もできる。このとき、ゲートはベースに、ドレインはコ
レクタに、ソースはエミッタに対応する。また、ＦＥＴ
５Ａ，５Ｂ，７の組のスイッチとＦＥＴ６Ａ，６Ｂ，８
の組のスイッチは、一方のみでもアイソレーション特性
をある程度確保することができる。また、整合回路１３
や伝送線路３１はＦＥＴ５Ａ，５Ｂの間、ＦＥＴ６Ａ，
６Ｂの間等に直列接続してもよい。
【００３７】
【発明の効果】以上から本発明によれば、増幅器経路に
スイッチ用のトランジスタが直列接続する必要がないの
で、バイパス回路を内蔵しながらも増幅特性を劣化しな
いようにしたバイパス回路内蔵型増幅器を実現すること
ができる。なお、本発明は、低雑音増幅器のみならずバ
イパス回路を内蔵した増幅器一般に適用できる。
スイッチ用のトランジスタが直列接続する必要がないの
で、バイパス回路を内蔵しながらも増幅特性を劣化しな
いようにしたバイパス回路内蔵型増幅器を実現すること
ができる。なお、本発明は、低雑音増幅器のみならずバ
イパス回路を内蔵した増幅器一般に適用できる。
【図１】 本発明の１つの実施形態のバイパス回路内蔵
型増幅器のブロック図である。
型増幅器のブロック図である。
【図２】 従来のバイパス回路内蔵型増幅器のブロック
図である。
図である。
ＦＥＴ１：信号増幅用トランジスタ ＦＥＴ２：バイアススイッチ用トランジスタ ＦＥＴ３：入力側パストランジスタ ＦＥＴ４：出力側パストランジスタ ＦＥＴ５，５Ａ，５Ｂ：入力側バイパス用パストランジ
スタ ＦＥＴ６，６Ａ，６Ｂ：出力側バイパス用パストランジ
スタ ＦＥＴ７：入力側シャントトランジスタ ＦＥＴ８：出力側シャントトランジスタ Ｒ１〜Ｒ１２：抵抗 Ｌ１，Ｌ２：インダクタ Ｃ１〜Ｃ９：キャパシタ １１：入力整合回路 １２：出力整合回路 １３：整合回路 ２１：信号入力端子 ２２：信号出力端子 ２３，２４：制御端子 ２５：ドレイン電圧端子 ３１：伝送線路
スタ ＦＥＴ６，６Ａ，６Ｂ：出力側バイパス用パストランジ
スタ ＦＥＴ７：入力側シャントトランジスタ ＦＥＴ８：出力側シャントトランジスタ Ｒ１〜Ｒ１２：抵抗 Ｌ１，Ｌ２：インダクタ Ｃ１〜Ｃ９：キャパシタ １１：入力整合回路 １２：出力整合回路 １３：整合回路 ２１：信号入力端子 ２２：信号出力端子 ２３，２４：制御端子 ２５：ドレイン電圧端子 ３１：伝送線路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 1/18 Ｈ０４Ｂ 1/18 Ｂ Ｆターム(参考） 5J069 AA04 AA21 AA51 CA44 CA71 CA75 FA10 FA11 FA18 HA09 HA25 HA29 HA33 HA40 KA12 KA29 KA48 KA49 KA68 KC06 MA19 MA22 SA01 TA01 5J092 AA04 AA21 AA51 CA44 CA71 CA75 FA10 FA11 FA18 FR02 HA09 HA25 HA29 HA33 HA40 KA12 KA29 KA48 KA49 KA56 KA68 MA19 MA22 SA01 TA01 UR02 VL01 VL02 VL03 VL07 5J100 AA09 AA15 BA01 BB02 BB16 BC02 CA12 EA02 FA02 5K062 AA01 AB06 AD04 AD08 AE05 AG01 BA02
Claims (3)
- 【請求項１】信号増幅用トランジスタと、該信号増幅用
トランジスタの入力側と信号入力端子との間に接続され
た入力整合回路と、前記信号増幅用トランジスタの出力
側と信号出力端子との間に接続された出力整合回路と、
前記信号増幅用トランジスタの入力側と出力側との間に
並列接続されたバイパス回路とを具備するバイパス回路
内蔵型増幅器であって、 前記信号増幅用トランジスタのソースあるいはエミッタ
と接地との間に接続されたバイアススイッチトランジス
タと、 前記バイパス回路に直列接続された第１，第２のバイパ
ス用パストランジスタおよび該第１，第２のバイパス用
パストランジスタの直列接続ラインと接地との間に接続
されたシャントトランジスタからなるスイッチ手段と、 前記バイパス回路に直列接続された整合回路とを具備
し、 前記バイアススイッチトランジスタと前記シャントトラ
ンジスタがＯＮ／ＯＦＦの一方に制御されるとき、前記
第１，第２のバイパス用パストランジスタがＯＮ／ＯＦ
Ｆの他方に制御されるようにしたことを特徴とするバイ
パス回路内蔵型増幅器。 - 【請求項２】前記スイッチ手段が前記バイパス回路にお
いて前記整合回路の入力側および出力側に接続されてい
ることを特徴とする請求項１に記載のバイパス回路内蔵
増幅器。 - 【請求項３】前記信号増幅用トランジスタの増幅出力が
歪まない程度の小さなレベルの信号が前記信号入力端子
に入力されるとき、前記バイアススイッチトランジスタ
と前記シャントトランジスタがＯＮに制御され、且つ前
記第１，第２のバイパス用パストランジスタがＯＦＦに
制御され、 前記信号増幅用トランジスタの増幅出力が歪む程度の大
きなレベルの信号が前記信号入力端子に入力されると
き、前記バイアススイッチトランジスタと前記シャント
トランジスタがＯＦＦに制御され、且つ前記第１，第２
のバイパス用パストランジスタがＯＮに制御されるよう
にした、 ことを特徴とする請求項１又は２に記載のバイパス回路
内蔵型増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001008648A JP2002217648A (ja) | 2001-01-17 | 2001-01-17 | バイパス回路内蔵型増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001008648A JP2002217648A (ja) | 2001-01-17 | 2001-01-17 | バイパス回路内蔵型増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217648A true JP2002217648A (ja) | 2002-08-02 |
Family
ID=18876236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001008648A Pending JP2002217648A (ja) | 2001-01-17 | 2001-01-17 | バイパス回路内蔵型増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217648A (ja) |
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- 2001-01-17 JP JP2001008648A patent/JP2002217648A/ja active Pending
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