WO2019098145A1 - 増幅回路、フロントエンド回路および受信回路 - Google Patents

増幅回路、フロントエンド回路および受信回路 Download PDF

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伸耕 別府
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株式会社村田製作所
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Definitions

  • the present invention relates to an amplifier circuit including a path for bypassing an amplifier, a front end circuit including the amplifier, and a receiver circuit.
  • a communication device such as a mobile terminal is provided with an amplification circuit for amplifying a high frequency signal.
  • Patent Document 1 discloses an amplifier circuit including an amplifier for amplifying an input high frequency signal and a bypass path for bypassing the amplifier. In this amplification circuit, when the input signal is large, the input signal is bypassed and output without being input to the amplifier.
  • An object of the present invention is to prevent an amplifier circuit or the like having a bypass path from becoming unstable.
  • an amplifier circuit is an amplifier provided on a first path connecting a first terminal and a second terminal, the first terminal and the second terminal. And a first switch circuit provided between the amplifier and the second terminal on the first path, and between the amplifier and the first switch circuit on the first path, or An attenuator provided between the first switch circuit and the second terminal; and the amplifier, the attenuator, and the first switch circuit bypassing the first terminal and the second terminal. And a second switch circuit provided on a second path to be connected.
  • the attenuator may be provided between the amplifier and the first switch circuit.
  • the first switch circuit includes a series connection switch provided between one terminal and the other terminal, the one terminal and the other terminal, and a node and a ground terminal between the one terminal and the series connection switch. And one end of the ground connection switch is connected to the node, the other end of the ground connection switch is connected to the ground terminal, and the amplifier is connected to the ground terminal. It may be connected.
  • the attenuator may be provided between the first switch circuit and the second terminal.
  • one end of the second path is connected to a node between the first terminal and the amplifier, and a first matching circuit is provided between the first terminal and the node, and the second switch circuit May include a plurality of series connected switches arranged in series on the second path, and a second matching circuit may be provided between at least two series connected switches among the plurality of series connected switches. .
  • the attenuator may be a ⁇ -type attenuator composed of a plurality of resistors.
  • the attenuator may be a T-type attenuator composed of a plurality of resistors.
  • the gain of the amplifier is 10 dB to 30 dB, and the attenuation amount of the attenuator is 0.1 dB to 1 dB. It is also good.
  • a front end circuit includes the amplification circuit and a filter connected to the first terminal.
  • a receiving circuit includes the front end circuit and a signal processing circuit connected to the second terminal.
  • FIG. 1 is a block diagram of an amplifier circuit in a comparative example.
  • FIG. 2 is a circuit diagram showing an amplifier circuit in a comparative example.
  • FIG. 3 is a block diagram of an amplifier circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram showing an amplifier circuit according to the first embodiment.
  • FIG. 5A is a diagram showing the stability factor of the amplifier circuit in the comparative example.
  • FIG. 5B is a diagram showing the stability factor of the amplifier circuit according to the first embodiment.
  • FIG. 6 is a block diagram of an amplifier circuit according to a first modification of the first embodiment.
  • FIG. 7 is a block diagram of an amplifier circuit according to a second modification of the first embodiment.
  • FIG. 8 is a diagram showing an attenuator of an amplifier circuit according to a third modification of the first embodiment.
  • FIG. 9 is a block diagram of a receiving circuit according to a second embodiment.
  • FIG. 1 is a block diagram of an amplifier circuit 101 in a comparative example.
  • the amplification circuit 101 of the comparative example includes an amplifier 30, a first switch circuit 41, and a second switch circuit 46. Also, the amplifier circuit 101 includes a first terminal 11 and a second terminal 12.
  • the amplifier 30 is provided on a first path 21 connecting the first terminal 11 and the second terminal 12.
  • the first switch circuit 41 is provided between the amplifier 30 and the second terminal 12 on the first path 21.
  • the second switch circuit 46 is provided on the second path 22 connected to the first terminal 11 and the second terminal 12 by bypassing the amplifier 30 and the first switch circuit 41.
  • one end of the second path 22 is connected to the first node n1 between the first terminal 11 and the amplifier 30, and the other end of the second path 22 is connected to the first switch circuit 41 and the second switch circuit 41. It is connected to the second node n2 between the terminal 12 and the other.
  • the amplifier 30 when amplifying and outputting the input high frequency signal, the amplifier 30 is turned on to turn on the first switch circuit 41 and to turn off the second switch circuit 46.
  • the amplifier 30 When the input high frequency signal is not amplified but bypassed, the amplifier 30 is turned off, the first switch circuit 41 is turned off, and the second switch circuit 46 is turned on.
  • FIG. 2 is a circuit diagram showing the amplifier circuit 101 in the comparative example.
  • the feedback I causes the signal output from the amplifier 30 and the signal reflected by the output end (OUT) to return from the second node n2 to the first node n1 via the second path 22 and then to the amplifier 30 again. It is a signal path to be input.
  • the switches 47a and 47b are nonconductive, but the high frequency signal jumps between the contacts of the switches 47b and 47a and propagates due to capacitive coupling of both contacts of the switch 47b and both contacts of the switch 47a.
  • Return I occurs.
  • the signal input to the amplifier 30 again by the feedback I is amplified by the amplifier 30 together with the signal input from the first terminal 11 and input to the amplifier 30 again via the second path 22.
  • the amplifier circuit 101 By repeating this feedback I, the amplification circuit 101 becomes unstable and oscillation easily occurs.
  • the amplifier circuit 101 has a capacitance (capacitance) and an inductance in the circuit, and becomes in an oscillation (resonance) state by matching resonance conditions according to these values. Note that this capacitance and inductance also include parasitic components that are not intended by the designer, and it is difficult to specify at the design stage the frequency at which oscillation occurs.
  • the signal reflected at the output end travels from the output end to the output side of the amplifier 30 on the first path 21 and enters the output terminal of the amplifier 30, and Path to the input end of the amplifier 30 via the capacitance).
  • the signal that has entered the input side of the amplifier 30 by the feedback II makes the amplifier circuit 101 unstable and easily oscillates.
  • the feedback III occurs when the switch 43 of the first switch circuit 41 and the amplifier 30 are connected in common to the ground terminal 19.
  • the feedback III is a signal path in which the signal output from the amplifier 30 and the signal reflected by the output end return to the amplifier 30 via the line 23 connected from the third node n3 to the ground.
  • the switch 43 is non-conductive, but the high frequency signal propagates between the contacts of the switch 43 and propagates due to capacitive coupling of both contacts of the switch 43 or the like, thereby generating a feedback III.
  • the signal returned to the amplifier 30 by the feedback III makes the amplification circuit 101 unstable and easily oscillates.
  • an attenuator is provided downstream of the amplifier 30 in the comparative example.
  • the amplifier circuit of this embodiment can suppress the amplifier circuit from becoming unstable.
  • Embodiment 1 [1-1. Configuration of amplification circuit]
  • the amplifier circuit 1 of the first embodiment will be described with reference to FIGS. 3 and 4. Although there are constituent elements which overlap in the first embodiment and the comparative example 1, the constituent elements which overlap will be described again as the first embodiment.
  • FIG. 3 is a block diagram of the amplifier circuit 1 according to the first embodiment.
  • the amplification circuit 1 is provided, for example, in a reception circuit that receives a high frequency signal.
  • a high frequency signal for example, a high frequency signal of 2.4 GHz band or 5 GHz band according to the IEEE 802.11 standard, or a high frequency signal of 1 GHz band may be mentioned.
  • the amplifier circuit 1 includes an amplifier 30, an attenuator 50, a first switch circuit 41, and a second switch circuit 46.
  • the amplifier circuit 1 also includes a first terminal 11 and a second terminal 12.
  • the amplifier 30 is provided on a first path 21 connecting the first terminal 11 and the second terminal 12.
  • the first switch circuit 41 is provided between the amplifier 30 and the second terminal 12 on the first path 21.
  • the attenuator 50 is provided between the amplifier 30 and the first switch circuit 41 on the first path 21. That is, the amplifier 30, the attenuator 50 and the first switch circuit 41 are connected in series on the first path 21 in this order.
  • the second switch circuit 46 is provided on the second path 22 connected to the first terminal 11 and the second terminal 12 by bypassing the amplifier 30, the attenuator 50 and the first switch circuit 41. Specifically, one end of the second path 22 is connected to the first node n1 between the first terminal 11 and the amplifier 30, and the other end of the second path 22 is connected to the first switch circuit 41 and the second switch circuit 41. It is connected to the second node n2 between the terminal 12 and the other.
  • FIG. 4 is a circuit diagram showing the amplifier circuit 1.
  • the first switch circuit 41 includes a series connection switch 42 and a ground connection switch 43.
  • the second switch circuit 46 includes series connection switches 47 a and 47 b and a ground connection switch 48.
  • the amplifier 30 when amplifying and outputting the input high frequency signal, the amplifier 30 is turned on to make the first switch circuit 41 conductive and to make the second switch circuit 46 nonconductive.
  • the series connection switch 42 In order to make the first switch circuit 41 conductive, the series connection switch 42 is turned on (conductive) and the ground connection switch 43 is turned off (nonconductive). Further, in order to make the second switch circuit 46 nonconductive, the series connection switches 47a and 47b are turned off (nonconductive) and the ground connection switch 48 is turned on (conductive).
  • the amplifier 30 When the input high frequency signal is not amplified but bypassed, the amplifier 30 is turned off, the first switch circuit 41 is turned off, and the second switch circuit 46 is turned on.
  • the series connection switch 42 In order to make the first switch circuit 41 nonconductive, the series connection switch 42 is turned OFF (nonconductive), and the ground connection switch 43 is turned ON (conductive).
  • the series connection switches 47a and 47b In order to make the second switch circuit 46 conductive, the series connection switches 47a and 47b are turned on (conductive), and the ground connection switch 48 is turned off (nonconductive).
  • the amplifier 30 comprises cascoded transistors T1 and T2.
  • the high frequency signal input to the amplifier 30 from the first terminal 11 is amplified by the transistors T1 and T2.
  • the gain of the amplifier 30 is 10 dB or more and 30 dB or less.
  • Each of the transistors T1 and T2 in the present embodiment is an n-type field effect transistor, but is not limited thereto, and may be a p-type field effect transistor or a bipolar transistor.
  • a capacitor C1 for DC cutting and a bias terminal for applying a bias voltage are connected to the gate (control terminal) of the transistor T1.
  • One end of the inductor L1 is connected to the source (current output terminal) of the transistor T1.
  • the other end of the inductor L1 is connected via a line 23 to a ground terminal 19 which is a common terminal for ground connection. That is, the source of the transistor T1 is connected to the ground terminal via the inductor L1.
  • the source of the transistor T2 is connected to the drain (current input terminal) of the transistor T1.
  • the bias terminal and one end of a capacitor C2 are connected to the gate of the transistor T2.
  • the other end of the capacitor C2 is connected to the ground terminal 19 via the line 23. That is, the transistor T2 is connected to the ground terminal 19 via the capacitor C2.
  • An inductor L2 and a capacitor C3 which are arranged in parallel to each other are connected to a drain of the transistor T2, and a DC cut capacitor C4 is connected to the drain of the transistor T2.
  • the high frequency signal amplified by the transistors T1 and T2 is output via the capacitor C4.
  • the inductor L2 and the capacitors C3 and C4 also function as a matching circuit of the amplifier 30.
  • the attenuator 50 is connected between the amplifier 30 and the first switch circuit 41.
  • the attenuation amount of the attenuator 50 is 0.1 dB or more and 1 dB or less.
  • the numerical value when the attenuation of the attenuator 50 is expressed in decibels is smaller than the numerical value when the gain of the amplifier 30 is expressed in decibels (less than 1/10).
  • the attenuator 50 is a ⁇ -type attenuator configured of a plurality of resistors r1, r2, and r3, and can attenuate each of signals input from both directions.
  • the resistor r1 is connected in series to the capacitor C4 of the amplifier 30.
  • the resistor r2 is provided between a node between the capacitor C4 and the resistor r1 and the ground terminal 19.
  • the resistor r3 is provided between a node between the resistor r1 and the first switch circuit 41 and the ground terminal 19.
  • the resistance value of the resistor r1 is designed to be small, and the resistance values of the resistors r2 and r3 are designed to be large.
  • the resistance value of the resistor r1 at 1 GHz is smaller than the resistance value of the resistor r2, and smaller than the resistance value of the resistor r3.
  • the first switch circuit 41 has one terminal p11 and the other terminal p12.
  • One terminal p ⁇ b> 11 is connected to the output side of the attenuator 50, and the other terminal p ⁇ b> 12 is connected to the second terminal 12.
  • the series connection switch 42 of the first switch circuit 41 is provided between the one terminal p11 and the other terminal p12, and the ground connection switch 43 is connected to the third node n3 between the one terminal p11 and the series connection switch 42. It is provided between the ground terminal 19.
  • one end of the ground connection switch 43 is connected to the node n 3, and the other end of the ground connection switch 43 is connected to the ground terminal 19.
  • the ground connection switch 43 is a switch that prevents the high frequency signal from jumping over the series connection switch 42 from the node n2 side and entering the output side of the amplifier 30 when the high frequency signal is bypassed.
  • the potential of the node n3 is set to 0 V, and the bypassed high frequency signal from entering the output side of the amplifier 30 is suppressed. This can prevent the impedance of the bypass path from being inadvertently changed.
  • the amplification circuit 1 having the above configuration, when amplifying a high frequency signal, the signal input jumping over the ground connection switch 43 from the node n3 side easily propagates through the line 23 and returns to the amplifier 30 It has become.
  • the second switch circuit 46 has one terminal p71 and the other terminal p72. One terminal p71 is connected to the node n1, and the other terminal p72 is connected to the node n2.
  • the series connection switches 47a and 47b of the second switch circuit 46 are arranged in series between the one terminal p71 and the other terminal p72, and the ground connection switch 48 is a node between the series connection switches 47a and 47b and the ground terminal 19. It is provided between. Specifically, one end of the ground connection switch 48 is connected to a node between the series connection switches 47 a and 47 b, and the other end of the ground connection switch 48 is connected to the ground terminal 19.
  • each of the series connection switches 42, 47a, 47b and the ground connection switches 43, 48 may be switches using transistors or may be MEMS (Micro Electro Mechanical Systems) switches.
  • FIG. 5A is a diagram showing the stability coefficient of the amplifier circuit 101 in the comparative example
  • FIG. 5B is a diagram showing the stability coefficient of the amplifier circuit 1 according to the first embodiment.
  • the stability factor (k-factor) was determined from S parameters at frequencies from 2 GHz to 13 GHz.
  • the amplification circuit 1 of the present embodiment has a larger stability coefficient than the amplification circuit 101 of the comparative example and is stable.
  • the amplifier circuit 1 includes an amplifier 30 provided on a first path 21 connecting the first terminal 11 and the second terminal 12 and the first terminal 11 and the second terminal 12;
  • the first switch circuit 41 provided between the amplifier 30 and the second terminal 12 on the path 21 and the amplifier 30 provided between the amplifier 30 and the first switch circuit 41 on the first path 21
  • the second switch circuit 46 provided on the second path 22 connected to the first terminal 11 and the second terminal 12 by bypassing the attenuator 50, the amplifier 30, the attenuator 50, and the first switch circuit 41.
  • the attenuator 50 is provided between the amplifier 30 and the first switch circuit 41, that is, at the subsequent stage of the amplifier 30 (on the second terminal 12 side with respect to the amplifier 30). It is possible to prevent the signal that is reflected back from intruding into the amplifier 30. It is also possible to reduce the unintended feedback I and III signal levels. From the above, there is an effect of suppressing oscillation due to positive feedback.
  • the attenuator 50 in the amplifier 30 it is possible to set the Q value of the resonance frequency of the amplification circuit 1 appropriately low. Specifically, by lowering the Q value at the resonance frequency of the resonance generated by the capacitance and the inductance in the circuit of the amplifier circuit 1, it is possible to reduce the resonance energy and suppress the amplifier circuit 1 from becoming unstable. .
  • the attenuator 50 when the attenuator 50 is provided at the front stage of the amplifier 30 (on the first terminal 11 side with respect to the amplifier 30), a small signal before amplification is attenuated by the attenuator 50. This is undesirable because the noise generated by the resistive elements of the attenuator 50 is amplified by the amplifier 30.
  • the amplification circuit 1 of the present embodiment since the attenuator 50 is provided at the rear stage of the amplifier 30, the small signal before amplification is not attenuated by the attenuator 50. There is no such thing as amplifying a signal in a state where noise is added. In the amplifier circuit 1 of the present embodiment, after the signal is amplified by the amplifier 30, small noise is added by the attenuator 50, and the influence on the output signal of the amplifier circuit 1 is small.
  • Attenuator 50 when attenuator 50 is provided between node n 2 and second terminal 12, after the signal is bypassed in second path 22, that signal is attenuated by attenuator 50. It is not desirable because it is attenuated.
  • the attenuator 50 is provided between the amplifier 30 and the first switch circuit 41, so that the bypassed signal can be output without being attenuated by the attenuator 50. .
  • the attenuator 50 is connected to the rear end of the amplifier 30 between the first node n1 and the second node n2, which are connection points between the first path 21 and the second path 22.
  • the first switch circuit 41 includes a series connection switch 42 provided between the one terminal p11, the other terminal p12, and the one terminal p11 and the other terminal p12, and between the one terminal p11 and the series connection switch 42.
  • a ground connection switch 43 provided between the node and the ground terminal 19 is included. One end of the ground connection switch 43 is connected to the node n 3, the other end of the ground connection switch 43 is connected to the ground terminal 19, and the amplifier 30 is connected to the ground terminal 19.
  • the attenuator 50 is provided at the subsequent stage of the amplifier 30, so the signal level of the unintended feedback III is reduced. Oscillation can be suppressed. As a result, the amplifier circuit 1 can be prevented from becoming unstable.
  • the attenuator 50 is a ⁇ -type attenuator composed of a plurality of resistors r1, r2 and r3.
  • the area of the amplification circuit 1 can be made smaller than when the attenuator 50 is a T-type attenuator.
  • the resistance r1 arranged in series on the first path 21 is selected to have a small resistance value to reduce loss, but the width dimension of the resistance element to reduce the resistance value The area of the attenuator 50 is increased.
  • the attenuator 50 is a ⁇ -type attenuator, the number of resistance elements arranged in series can be reduced compared to the T-type attenuator, and the area of the attenuator 50 and the amplifier circuit 1 can be reduced. .
  • the gain of the amplifier 30 is 10 dB or more and 30 dB or less, and the attenuation amount of the attenuator 50 is 0.1 dB or more and 1 dB or less.
  • FIG. 6 is a block diagram of an amplifier circuit 1A according to the first modification of the first embodiment.
  • the attenuator 50 is provided between the first switch circuit 41 and the second terminal 12.
  • the amplifier 30, the first switch circuit 41, and the attenuator 50 are connected in series on the first path 21 in this order.
  • the attenuator 50 is provided between the first switch circuit 41 and the second terminal 12, that is, at the subsequent stage of the amplifier 30, so that the high frequency signal amplified more than necessary by the amplifier 30 is oscillated. Can be suppressed to such an extent that the amplification circuit 1A does not become unstable.
  • FIG. 7 is a block diagram of an amplifier circuit 1B according to the second modification of the first embodiment.
  • the amplifier circuit 1B according to the second modification further includes a first matching circuit 61 and a second matching circuit 62.
  • the first matching circuit 61 is a circuit for matching the impedance of the amplifier 30 and the first terminal 11, and is provided between the first terminal 11 and the amplifier 30.
  • the first matching circuit 61 is, for example, an inductor L3 connected in series to the amplifier 30. One end of the inductor L3 is connected to the first terminal 11, and the other end is connected to the amplifier 30 via the node n1.
  • the second switch circuit 46 is composed of two switch circuits 46a and 46b.
  • the switch circuit 46a has one terminal p76a and the other terminal p76b, a series connection switch 47a, and a ground connection switch 48.
  • the terminal p76a is connected to the node n1.
  • the series connection switch 47a is disposed in series between one terminal p76a and the other terminal p76b, and the ground connection switch 48 is provided between a node between the series connection switch 47a and the other terminal p76b and the ground terminal 19. .
  • the switch circuit 46b has one terminal p77a and the other terminal p77b, and a series connection switch 47b.
  • the other terminal p77b is connected to the node n2.
  • the series connection switch 47b is arranged in series between the one terminal p77a and the other terminal p77b.
  • the second matching circuit 62 is a circuit for restoring the impedance deviation generated in the second path 22 due to the provision of the first matching circuit 61 and matching the same.
  • the second matching circuit 62 is provided on the second path 22 and between the switch circuits 46a and 46b.
  • the second matching circuit 62 includes a capacitor C5 arranged in series between the switch circuits 46a and 46b, and an inductor L4 provided between a node between the switch circuit 46a and the capacitor C5 and the ground terminal 19. It consists of
  • one end of the second path 22 is connected to the node n1 between the first terminal 11 and the amplifier 30, and a first matching circuit is provided between the first terminal 11 and the node n1.
  • the second switch circuit 46 includes a plurality of series connection switches 47 a and 47 b arranged in series on the second path 22, and the second matching circuit 62 is provided between the series connection switches 47 a and 47 b.
  • the impedance in the second path 22 can be matched by providing the second matching circuit 62 on the second path 22.
  • the state of the amplifier circuit 1B can be stabilized.
  • the attenuator 50 is provided at the rear stage of the amplifier 30, it is possible to prevent the signal reflected back from the second terminal 12 from entering the inside of the amplifier 30.
  • the signal levels of unintended feedbacks I and III can be reduced, and oscillation can be suppressed.
  • FIG. 8 is a diagram showing an attenuator 50 of the amplifier circuit according to the third modification of the first embodiment.
  • the attenuator 50 is a T-type attenuator including a plurality of resistors r4, r5, and r6.
  • the attenuator 50 in the third modification can also attenuate each of the signals input from both directions.
  • the resistors r4 and r5 are connected in series to the capacitor C4 of the amplifier 30 in this order.
  • the resistor r6 is provided between the node between the resistors r4 and r5 and the ground terminal 19.
  • it is designed so that resistance value of resistance r4 and r5 is small, and resistance value of resistance r6 becomes large. For example, each resistance value of the resistors r4 and r5 at 1 GHz is smaller than the resistance value of the resistor r6.
  • the attenuator 50 since the attenuator 50 is provided at the rear stage of the amplifier 30, the signal reflected back from the second terminal 12 can be prevented from entering the inside of the amplifier 30. In addition, the signal levels of unintended feedbacks I and III can be reduced, and oscillation can be suppressed.
  • FIG. 9 is a block diagram of the receiving circuit 9.
  • FIG. 9 a diagram in which the antenna element 2 is connected to the receiving circuit 9 is shown.
  • the receiving circuit 9 includes a front end circuit 8, a signal processing circuit 6, a first terminal (input side terminal) P1, and a second terminal (output side terminal) P2.
  • the front end circuit 8 includes a reception filter 5 and an amplifier circuit 1.
  • the reception filter 5 is disposed between the first terminal P 1 and the amplifier circuit 1.
  • the reception filter 5 filters and passes the signal of the reception frequency band among the high frequency signals input through the antenna element 2 and the first terminal P1.
  • the reception signal output from the reception filter 5 is input to the amplifier circuit 1.
  • the reception filter 5 is, for example, a surface acoustic wave (SAW) filter.
  • SAW surface acoustic wave
  • the reception filter 5 may be, for example, a BAW (Bulk Acoustic Wave) filter.
  • the amplification circuit 1 is the amplification circuit 1 described in the first embodiment, amplifies the high frequency signal input from the reception filter 5, and outputs the amplified high frequency signal to the signal processing circuit 6.
  • the signal processing circuit 6 is, for example, an RF signal processing circuit (RFIC) and a baseband signal processing circuit (BBIC).
  • the RF signal processing circuit performs signal processing on the high frequency reception signal input from the amplification circuit 1 by down conversion or the like, and outputs the reception signal generated by the signal processing to the baseband signal processing circuit.
  • the baseband signal processing circuit is a circuit that performs signal processing using an intermediate frequency band lower than the high frequency signal in the receiving circuit 9.
  • the receiving circuit 9 of the present embodiment is the receiving circuit 9 including the amplifier circuit 1 described in the first embodiment.
  • the receiver circuit 9 can be prevented from becoming unstable.
  • the amplifier circuit 1 may be configured to amplify a high frequency signal of a standard other than the IEEE 802.11 standard (for example, the LTE standard or the W-CDMA standard).
  • a standard other than the IEEE 802.11 standard for example, the LTE standard or the W-CDMA standard.
  • the reception circuit 9 may be configured to receive, for example, signals of a plurality of different frequency bands by switching a band switch provided with a plurality of reception filters in the circuit.
  • the attenuator 50 is not limited to an attenuator that attenuates signals in both directions, and may be an attenuator that attenuates signals in one direction.
  • the attenuator 50 may be an L-type attenuator configured of the resistors r4 and r6, or may be an L-type attenuator configured of the resistors r5 and r6.
  • the present invention can be widely used in communication devices as an amplifier circuit and a receiver circuit capable of maintaining a stable state.

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Abstract

増幅回路（１）は、第１端子（１１）および第２端子（１２）と、第１端子（１１）と第２端子（１２）とを結ぶ第１経路（２１）上に設けられている増幅器（３０）と、第１経路（２１）上において、増幅器（３０）と第２端子（１２）との間に設けられている第１スイッチ回路（４１）と、第１経路（２１）上において、増幅器（３０）と第１スイッチ回路（４１）との間に設けられている減衰器（５０）と、増幅器（３０）、減衰器（５０）および第１スイッチ回路（４１）をバイパスして第１端子（１１）と第２端子（１２）とに接続される第２経路（２２）上に設けられている第２スイッチ回路（４６）とを備える。

Description

増幅回路、フロントエンド回路および受信回路
　本発明は、増幅器をバイパスする経路を含む増幅回路、この増幅器を備えるフロントエンド回路および受信回路に関する。
　モバイル端末等の通信装置には、高周波信号を増幅する増幅回路が設けられている。この種の増幅回路の一例として、特許文献１には、入力された高周波信号を増幅する増幅器と、増幅器をバイパスするバイパス経路とを備える増幅回路が開示されている。この増幅回路では、入力信号が大きい場合に、入力信号を増幅器に入れずにバイパスさせ、出力している。
特開２００９－２９０４１１号公報
　しかしながら、特許文献１に記載されているような、増幅器をバイパスする経路を備える増幅回路では、バイパス経路等において高周波信号の帰還が発生し、増幅回路が不安定な状態になるという問題がある。
　そこで本発明は、バイパス経路を有する増幅回路等が不安定な状態になることを抑制することを目的とする。
　上記目的を達成するために、本発明の一態様に係る増幅回路は、第１端子および第２端子と、前記第１端子と前記第２端子とを結ぶ第１経路上に設けられている増幅器と、前記第１経路上において、前記増幅器と前記第２端子との間に設けられている第１スイッチ回路と、前記第１経路上において、前記増幅器と前記第１スイッチ回路との間、または、前記第１スイッチ回路と前記第２端子との間に設けられている減衰器と、前記増幅器、前記減衰器および前記第１スイッチ回路をバイパスして前記第１端子と前記第２端子とに接続される第２経路上に設けられている第２スイッチ回路とを備える。
　また、前記減衰器は、前記増幅器と前記第１スイッチ回路との間に設けられていてもよい。
　また、前記第１スイッチ回路は、一方端子と、他方端子と、前記一方端子および前記他方端子の間に設けられている直列接続スイッチと、前記一方端子および直列接続スイッチの間のノードとグランド端子との間に設けられているグランド接続スイッチとを含み、前記グランド接続スイッチの一端は前記ノードに接続され、前記グランド接続スイッチの他端は前記グランド端子に接続され、前記増幅器は前記グランド端子に接続されていてもよい。
　また、前記減衰器は、前記第１スイッチ回路と前記第２端子との間に設けられていてもよい。
　また、前記第２経路の一端は、前記第１端子と前記増幅器との間のノードに接続され、前記第１端子と当該ノードとの間に第１整合回路が設けられ、前記第２スイッチ回路は、前記第２経路上において直列配置されている複数の直列接続スイッチを含み、当該複数の直列接続スイッチのうち、少なくとも２つの直列接続スイッチの間に第２整合回路が設けられていてもよい。
　また、前記減衰器は、複数の抵抗で構成されるπ型減衰器であってもよい。
　また、前記減衰器は、複数の抵抗で構成されるＴ型減衰器であってもよい。
　また、前記第１端子に入力される信号の周波数が１ＧＨｚである場合に、前記増幅器の利得は、１０ｄＢ以上３０ｄＢ以下であり、前記減衰器の減衰量は、０．１ｄＢ以上１ｄＢ以下であってもよい。
　上記目的を達成するために、本発明の一態様に係るフロントエンド回路は、上記増幅回路と、前記第１端子に接続されるフィルタとを備える。
　上記目的を達成するために、本発明の一態様に係る受信回路は、上記フロントエンド回路と、前記第２端子に接続される信号処理回路とを備える。
　バイパス経路を有する増幅回路等が不安定な状態になることを抑制することができる。
図１は、比較例における増幅回路のブロック構成図である。 図２は、比較例における増幅回路を示す回路図である。 図３は、実施の形態１に係る増幅回路のブロック構成図である。 図４は、実施の形態１に係る増幅回路を示す回路図である。 図５Ａは、比較例における増幅回路の安定係数を示す図である。 図５Ｂは、実施の形態１に係る増幅回路の安定係数を示す図である。 図６は、実施の形態１の変形例１に係る増幅回路のブロック構成図である。 図７は、実施の形態１の変形例２に係る増幅回路のブロック構成図である。 図８は、実施の形態１の変形例３に係る増幅回路の減衰器を示す図である。 図９は、実施の形態２に係る受信回路のブロック構成図である。
　（本発明に至る経緯）
　まず、本発明に至る経緯について比較例の増幅回路１０１を例に挙げながら説明する。図１は、比較例における増幅回路１０１のブロック構成図である。
　比較例の増幅回路１０１は、増幅器３０と第１スイッチ回路４１と第２スイッチ回路４６とを備えている。また、増幅回路１０１は、第１端子１１と第２端子１２とを備えている。
　増幅器３０は、第１端子１１と第２端子１２とを結ぶ第１経路２１上に設けられている。第１スイッチ回路４１は、第１経路２１上において、増幅器３０と第２端子１２との間に設けられている。第２スイッチ回路４６は、増幅器３０および第１スイッチ回路４１をバイパスして第１端子１１と第２端子１２とに接続される第２経路２２上に設けられている。具体的には、第２経路２２の一端は、第１端子１１と増幅器３０との間の第１のノードｎ１に接続され、第２経路２２の他端は、第１スイッチ回路４１と第２端子１２との間の第２のノードｎ２に接続されている。
　増幅回路１０１では、入力された高周波信号を増幅して出力する場合に、増幅器３０をＯＮし、第１スイッチ回路４１を導通状態とし、かつ、第２スイッチ回路４６を非導通状態とする。また、入力された高周波信号を増幅せずバイパスして出力する場合は、増幅器３０をＯＦＦし、第１スイッチ回路４１を非導通状態とし、かつ、第２スイッチ回路４６を導通状態とする。
　図２を参照しながら、比較例の増幅回路１０１にて起こり得る問題点について説明する。図２は、比較例における増幅回路１０１を示す回路図である。
　例えば、比較例のように増幅器３０をバイパスする経路を有する増幅回路１０１では、入力された高周波信号をバイパスせずに増幅して出力する場合に、増幅回路１０１にとって望ましくない帰還ＩおよびＩＩが発生する。
　帰還Ｉは、増幅器３０から出力された信号および出力端（ＯＵＴ）によって反射された信号が、第２のノードｎ２から第２経路２２を経由して第１のノードｎ１に戻り、再び増幅器３０に入力される信号経路である。高周波信号を増幅する場合、スイッチ４７ａ、４７ｂは非導通であるが、スイッチ４７ｂの両接点およびスイッチ４７ａの両接点の容量結合等により、高周波信号が各スイッチ４７ｂ、４７ａの接点間を飛び越えて伝搬し、帰還Ｉが発生する。帰還Ｉによって再び増幅器３０に入力された信号は、第１端子１１から入力された信号とともに増幅器３０によって増幅され、第２経路２２を経由して再び増幅器３０に入力される。この帰還Ｉが繰り返されることで、増幅回路１０１が不安定な状態となり発振しやすくなる。増幅回路１０１は回路中にキャパシタンス（容量）およびインダクタンスを有しており、これらの値に応じた共振条件が揃うことで発振（共振）状態となる。なお、このキャパシタンスおよびインダクタンスは、設計者が意図しない寄生成分も含み、発振が生じる周波数を設計段階で特定することは困難である。
　帰還ＩＩは、出力端で反射した信号が第１経路２１上を出力端側から増幅器３０の出力側に向かって進行し、増幅器３０の出力端子に入り込み、さらに、増幅器３０の内部（内部の寄生容量）を経由して、増幅器３０の入力端に到達する経路である。この帰還ＩＩで増幅器３０の入力側に回り込んだ信号によって、増幅回路１０１が不安定な状態となり発振しやすくなる。
　また、比較例の増幅回路１０１では、以下に示す望ましくない帰還ＩＩＩが発生する場合がある。
　例えば帰還ＩＩＩは、図２に示すように、グランド端子１９に第１スイッチ回路４１のスイッチ４３および増幅器３０が共通接続されている場合に発生する。帰還ＩＩＩは、増幅器３０から出力された信号および出力端によって反射された信号が、第３のノードｎ３からグランドに接続されている線路２３を経由して、増幅器３０に戻る信号経路である。高周波信号を増幅する場合、スイッチ４３は非導通であるが、スイッチ４３の両接点の容量結合等により、高周波信号がスイッチ４３の接点間を飛び越えて伝搬し、帰還ＩＩＩが発生する。この帰還ＩＩＩで増幅器３０に戻った信号によって、増幅回路１０１が不安定な状態となり発振しやすくなる。
　上記比較例に対し、本実施の形態に係る増幅回路は、増幅器３０の後段に減衰器が設けられている。これにより、本実施の形態の増幅回路は、増幅回路が不安定な状態となることを抑制することができる。
　以下、本発明の実施の形態について、実施の形態および図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
　（実施の形態１）
　［１－１．増幅回路の構成］
　図３および図４を参照しながら、実施の形態１の増幅回路１について説明する。なお、実施の形態１と比較例１とで重複する構成要素もあるが、重複する構成要素を含めて実施の形態１として改めて説明する。
　図３は、実施の形態１に係る増幅回路１のブロック構成図である。増幅回路１は、例えば、高周波信号を受信する受信回路に設けられる。高周波信号としては、例えば、ＩＥＥＥ８０２．１１規格である２．４ＧＨｚ帯または５ＧＨｚ帯の高周波信号、あるいは、１ＧＨｚ帯の高周波信号が挙げられる。
　図３に示すように、増幅回路１は、増幅器３０と減衰器５０と第１スイッチ回路４１と第２スイッチ回路４６とを備えている。また、増幅回路１は、第１端子１１と第２端子１２とを備えている。
　増幅器３０は、第１端子１１と第２端子１２とを結ぶ第１経路２１上に設けられている。第１スイッチ回路４１は、第１経路２１上において、増幅器３０と第２端子１２との間に設けられている。減衰器５０は、第１経路２１上において、増幅器３０と第１スイッチ回路４１との間に設けられている。すなわち、増幅器３０、減衰器５０および第１スイッチ回路４１は、この順で第１経路２１上にて直列接続されている。
　第２スイッチ回路４６は、増幅器３０、減衰器５０および第１スイッチ回路４１をバイパスして第１端子１１と第２端子１２とに接続される第２経路２２上に設けられている。具体的には、第２経路２２の一端は、第１端子１１と増幅器３０との間の第１のノードｎ１に接続され、第２経路２２の他端は、第１スイッチ回路４１と第２端子１２との間の第２のノードｎ２に接続されている。
　次に、図４を参照しながら、増幅回路１の動作について説明する。図４は、増幅回路１を示す回路図である。
　第１スイッチ回路４１は、直列接続スイッチ４２とグランド接続スイッチ４３とを有している。第２スイッチ回路４６は、直列接続スイッチ４７ａおよび４７ｂと、グランド接続スイッチ４８とを有している。
　増幅回路１では、入力された高周波信号を増幅して出力する場合に、増幅器３０をＯＮし、第１スイッチ回路４１を導通状態とし、かつ、第２スイッチ回路４６を非導通状態とする。第１スイッチ回路４１を導通状態とするには、直列接続スイッチ４２をＯＮ（導通）にし、グランド接続スイッチ４３をＯＦＦ（非導通）にする。また、第２スイッチ回路４６を非導通状態とするには、直列接続スイッチ４７ａ、４７ｂをＯＦＦ（非導通）にし、グランド接続スイッチ４８をＯＮ（導通）にする。
　また、入力された高周波信号を増幅せずバイパスして出力する場合は、増幅器３０をＯＦＦし、第１スイッチ回路４１を非導通状態とし、かつ、第２スイッチ回路４６を導通状態とする。第１スイッチ回路４１を非導通状態とするには、直列接続スイッチ４２をＯＦＦ（非導通）にし、グランド接続スイッチ４３をＯＮ（導通）にする。また、第２スイッチ回路４６を導通状態とするには、直列接続スイッチ４７ａ、４７ｂをＯＮ（導通）にし、グランド接続スイッチ４８をＯＦＦ（非導通）にする。
　次に、増幅回路１の各構成について説明する。
　増幅器３０は、カスコード接続されたトランジスタＴ１およびＴ２を有している。第１端子１１から増幅器３０に入力された高周波信号は、トランジスタＴ１、Ｔ２によって増幅される。例えば増幅器３０の利得は、第１端子１１に入力される信号の周波数が１ＧＨｚである場合に、１０ｄＢ以上３０ｄＢ以下である。本実施の形態の各トランジスタＴ１、Ｔ２は、ｎ型の電界効果トランジスタであるが、それに限られず、ｐ型の電界効果トランジスタであってもよいし、バイポーラトランジスタであってもよい。
　トランジスタＴ１のゲート（制御端子）にはＤＣカット用のコンデンサＣ１、および、バイアス電圧印加用のバイアス端子が接続されている。トランジスタＴ１のソース（電流出力端子）には、インダクタＬ１の一端が接続されている。インダクタＬ１の他端は、線路２３を介して、グランド接続用の共通端子であるグランド端子１９に接続されている。すなわちトランジスタＴ１のソースは、インダクタＬ１を介してグランド端子に接続されている。
　トランジスタＴ１のドレイン（電流入力端子）には、トランジスタＴ２のソースが接続されている。トランジスタＴ２のゲートには、バイアス端子およびコンデンサＣ２の一端が接続されている。コンデンサＣ２の他端は、線路２３を介してグランド端子１９に接続されている。すなわち、トランジスタＴ２は、コンデンサＣ２を介してグランド端子１９に接続されている。
　トランジスタＴ２のドレインには、互いに並列配置されたインダクタＬ２とコンデンサＣ３とが接続され、また、ＤＣカット用のコンデンサＣ４が接続されている。トランジスタＴ１、Ｔ２によって増幅された高周波信号は、コンデンサＣ４を介して出力される。なお、インダクタＬ２およびコンデンサＣ３、Ｃ４は、増幅器３０のマッチング回路としても機能する。
　減衰器５０は、増幅器３０と第１スイッチ回路４１との間に接続されている。例えば、減衰器５０の減衰量は、第１端子１１に入力される信号の周波数が１ＧＨｚである場合に、０．１ｄＢ以上１ｄＢ以下である。減衰器５０の減衰量をデシベルで表示した場合の数値は、増幅器３０の利得をデシベルで表記した場合の数値よりも小さい（１／１０以下）。
　減衰器５０は、複数の抵抗ｒ１、ｒ２、ｒ３によって構成されたπ型の減衰器であり、双方向から入力された信号のそれぞれを減衰することができる。抵抗ｒ１は、増幅器３０のコンデンサＣ４に直列接続されている。抵抗ｒ２は、コンデンサＣ４と抵抗ｒ１との間のノードとグランド端子１９との間に設けられている。抵抗ｒ３は、抵抗ｒ１と第１スイッチ回路４１との間のノードとグランド端子１９との間に設けられている。本実施の形態では、減衰器５０の減衰量が小さくても増幅回路１の発振を抑制できるので、減衰器５０による信号損失をできるだけ小さくすることが望ましい。そのため、抵抗ｒ１の抵抗値は小さく、抵抗ｒ２、ｒ３の抵抗値は大きくなるように設計される。例えば、１ＧＨｚにおける抵抗ｒ１の抵抗値は、抵抗ｒ２の抵抗値よりも小さく、また、抵抗ｒ３の抵抗値よりも小さい。
　第１スイッチ回路４１は、一方端子ｐ１１および他方端子ｐ１２を有している。一方端子ｐ１１は、減衰器５０の出力側に接続され、他方端子ｐ１２は、第２端子１２に接続されている。第１スイッチ回路４１の直列接続スイッチ４２は、一方端子ｐ１１および他方端子ｐ１２の間に設けられており、グランド接続スイッチ４３は、一方端子ｐ１１および直列接続スイッチ４２の間の第３のノードｎ３とグランド端子１９との間に設けられている。具体的には、グランド接続スイッチ４３の一端は、ノードｎ３に接続され、グランド接続スイッチ４３の他端はグランド端子１９に接続されている。
　グランド接続スイッチ４３は、高周波信号をバイパスさせた際に、その高周波信号がノードｎ２側から直列接続スイッチ４２を飛び越えて、増幅器３０の出力側に入ることを抑制するスイッチである。グランド接続スイッチ４３をＯＮにすることでノードｎ３の電位を０Ｖにし、バイパスさせた高周波信号が増幅器３０の出力側に入ることを抑制する。これにより、バイパス経路のインピーダンスが不用意に変動することを防ぐことができる。一方で、上記構成を有する増幅回路１は、高周波信号を増幅する場合に、ノードｎ３側からグランド接続スイッチ４３を飛び越えて入力された信号が、線路２３を伝搬して増幅器３０に戻りやすい構成となっている。
　第２スイッチ回路４６は、一方端子ｐ７１および他方端子ｐ７２を有している。一方端子ｐ７１はノードｎ１に接続され、他方端子ｐ７２はノードｎ２に接続されている。第２スイッチ回路４６の直列接続スイッチ４７ａ、４７ｂは、一方端子ｐ７１および他方端子ｐ７２の間に直列配置され、グランド接続スイッチ４８は、直列接続スイッチ４７ａおよび４７ｂの間のノードとグランド端子１９との間に設けられている。具体的に、グランド接続スイッチ４８の一端は、直列接続スイッチ４７ａおよび４７ｂとの間のノードに接続され、グランド接続スイッチ４８の他端はグランド端子１９に接続されている。
　なお、直列接続スイッチ４２、４７ａ、４７ｂ、グランド接続スイッチ４３、４８のそれぞれは、トランジスタを用いたスイッチでもよいし、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）スイッチでもよい。
　［１－２．効果等］
　図５Ａおよび図５Ｂを参照しながら、増幅回路１の効果等について説明する。図５Ａは、比較例における増幅回路１０１の安定係数を示す図であり、図５Ｂは、実施の形態１に係る増幅回路１の安定係数を示す図である。安定係数（ｋ－ｆａｃｔｏｒ）は、周波数２ＧＨｚから１３ＧＨｚにおけるＳパラメータから求めた。
　これらの図より、比較例の増幅回路１０１では、安定係数が１以下となる周波数帯域が存在するのに対し、本実施の形態の増幅回路１では、安定係数が３以上となっている。すなわち、本実施の形態の増幅回路１は、比較例の増幅回路１０１よりも安定係数が大きく、安定している。
　本実施の形態に係る増幅回路１は、第１端子１１および第２端子１２と、第１端子１１と第２端子１２とを結ぶ第１経路２１上に設けられている増幅器３０と、第１経路２１上において、増幅器３０と第２端子１２との間に設けられている第１スイッチ回路４１と、第１経路２１上において、増幅器３０と第１スイッチ回路４１との間に設けられている減衰器５０と、増幅器３０、減衰器５０および第１スイッチ回路４１をバイパスして第１端子１１と第２端子１２とに接続される第２経路２２上に設けられている第２スイッチ回路４６とを備える。
　このように、減衰器５０が増幅器３０と第１スイッチ回路４１との間、すなわち、増幅器３０の後段（増幅器３０よりも第２端子１２側）に設けられていることで、第２端子１２から反射して戻ってくる信号が増幅器３０内部に侵入することを防ぐことができる。また、意図しない帰還ＩおよびＩＩＩの信号レベルを低減させることもできる。以上のことより、正帰還による発振を抑制する効果がある。別の視点で言い換えれば、増幅器３０に減衰器５０を設けることで、増幅回路１が有する共振周波数のＱ値を適度に低く設定することができる。具体的には、増幅回路１の回路中のキャパシタンスおよびインダクタンスによって発生する共振の共振周波数におけるＱ値を下げることで、共振エネルギーを低下させ、増幅回路１が不安定な状態になることを抑制できる。
　なお、本実施の形態と異なり、減衰器５０を増幅器３０の前段（増幅器３０よりも第１端子１１側）に設けた場合は、増幅前の小さな信号を減衰器５０で減衰することになるので望ましくない、また、減衰器５０の抵抗素子によって発生するノイズを増幅器３０で増幅することになるので望ましくない。それに対し、本実施の形態の増幅回路１では、減衰器５０が増幅器３０の後段に設けられているので、増幅前の小さな信号を減衰器５０で減衰させることがなく、また、減衰器５０によるノイズが付加された状態で信号を増幅させるようなことはない。なお、本実施の形態の増幅回路１では、増幅器３０で信号を増幅した後に減衰器５０による小さなノイズを付加することとなり、増幅回路１の出力信号に与える影響は少ない。
　また、本実施の形態と異なり、減衰器５０をノードｎ２と第２端子１２との間に設けた場合は、第２経路２２にて信号をバイパスさせた後、その信号が減衰器５０にて減衰されてしまうので望ましくない。本実施の形態の増幅回路１では、減衰器５０が増幅器３０と第１スイッチ回路４１との間に設けられているので、バイパスさせた信号を減衰器５０で減衰せずに出力することができる。
　このように、本実施の形態では、減衰器５０を、第１経路２１と第２経路２２との接続点である第１のノードｎ１および第２のノードｎ２の間において、増幅器３０の後段（増幅器３０よりも第２端子１２側）に設けていることで、不要な減衰やノイズの付加を避けて、増幅回路１が不安定な状態になることを抑制できる。
　また、第１スイッチ回路４１は、一方端子ｐ１１と、他方端子ｐ１２と、一方端子ｐ１１および他方端子ｐ１２の間に設けられている直列接続スイッチ４２と、一方端子ｐ１１および直列接続スイッチ４２の間のノードとグランド端子１９との間に設けられているグランド接続スイッチ４３とを含んでいる。グランド接続スイッチ４３の一端はノードｎ３に接続され、グランド接続スイッチ４３の他端はグランド端子１９に接続され、増幅器３０はグランド端子１９に接続されている。
　このように、グランド端子１９が共通化され、帰還ＩＩＩが発生しやすい回路構成であっても、減衰器５０が増幅器３０の後段に設けられているので、意図しない帰還ＩＩＩの信号レベルを低減させることができ、発振を抑制することができる。これにより、増幅回路１が不安定な状態となることを抑制することができる。
　また、減衰器５０は、複数の抵抗ｒ１、ｒ２、ｒ３で構成されるπ型減衰器である。
　このように、減衰器５０をπ型減衰器とした場合は、例えば減衰器５０をＴ型減衰器とした場合に比べて、増幅回路１の面積を小さくすることができる。具体的には、第１経路２１上にて直列配置される抵抗ｒ１は、損失を小さくするために抵抗値の小さいものが選択されるが、抵抗値を小さくするためには抵抗素子の幅寸法を広げる必要があり、減衰器５０の面積が大きくなる。減衰器５０をπ型減衰器とした場合は、Ｔ型減衰器に比べて直列配置される抵抗素子の数を少なくすることができ、減衰器５０および増幅回路１の面積を小さくすることができる。
　また、第１端子１１に入力される信号の周波数が１ＧＨｚである場合に、増幅器３０の利得は、１０ｄＢ以上３０ｄＢ以下であり、減衰器５０の減衰量は、０．１ｄＢ以上１ｄＢ以下である。
　これによれば、第２端子１２から反射して戻ってくる信号が増幅器３０内部に侵入することを防ぐことができる。また、意図しない帰還ＩおよびＩＩＩの信号レベルを低減させることもでき、発振を抑制することができる。
　（変形例１）
　図６は、実施の形態１の変形例１に係る増幅回路１Ａのブロック構成図である。変形例１に係る増幅回路１Ａでは、減衰器５０が、第１スイッチ回路４１と第２端子１２との間に設けられている。
　変形例の増幅回路１Ａでは、増幅器３０、第１スイッチ回路４１および減衰器５０が、この順で第１経路２１上にて直列接続されている。
　このように、減衰器５０が、第１スイッチ回路４１と第２端子１２との間、すなわち、増幅器３０の後段に設けられていることで、増幅器３０で必要以上に増幅された高周波信号を発振が起きない程度に低下させ、増幅回路１Ａが不安定な状態となることを抑制できる。
　（変形例２）
　図７は、実施の形態１の変形例２に係る増幅回路１Ｂのブロック構成図である。変形例２に係る増幅回路１Ｂは、第１整合回路６１および第２整合回路６２をさらに備えている。
　第１整合回路６１は、増幅器３０と第１端子１１とのインピーダンスを整合するための回路であり、第１端子１１と増幅器３０との間に設けられている。第１整合回路６１は、例えば、増幅器３０に直列接続されたインダクタＬ３である。インダクタＬ３の一端は第１端子１１に接続され、他端はノードｎ１を介して増幅器３０に接続されている。
　第２スイッチ回路４６は、２つのスイッチ回路４６ａ、４６ｂで構成されている。
　スイッチ回路４６ａは、一方端子ｐ７６ａおよび他方端子ｐ７６ｂと、直列接続スイッチ４７ａと、グランド接続スイッチ４８とを有している。一方端子ｐ７６ａはノードｎ１に接続されている。直列接続スイッチ４７ａは、一方端子ｐ７６ａおよび他方端子ｐ７６ｂの間に直列配置され、グランド接続スイッチ４８は、直列接続スイッチ４７ａおよび他方端子ｐ７６ｂの間のノードとグランド端子１９との間に設けられている。
　スイッチ回路４６ｂは、一方端子ｐ７７ａおよび他方端子ｐ７７ｂと、直列接続スイッチ４７ｂとを有している。他方端子ｐ７７ｂはノードｎ２に接続されている。直列接続スイッチ４７ｂは、一方端子ｐ７７ａおよび他方端子ｐ７７ｂの間に直列配置されている。
　第２整合回路６２は、第１整合回路６１を設けたことにより第２経路２２にて発生するインピーダンスのずれを、元に戻して整合させるための回路である。第２整合回路６２は、第２経路２２上であって、スイッチ回路４６ａ、４６ｂの間に設けられている。第２整合回路６２は、例えば、スイッチ回路４６ａ、４６ｂの間に直列配置されたコンデンサＣ５と、スイッチ回路４６ａとコンデンサＣ５との間のノードとグランド端子１９との間に設けられたインダクタＬ４とで構成されている。
　変形例２に係る増幅回路１Ｂでは、第２経路２２の一端は、第１端子１１と増幅器３０との間のノードｎ１に接続され、第１端子１１とノードｎ１との間に第１整合回路６１が設けられている。第２スイッチ回路４６は、第２経路２２上において直列配置されている複数の直列接続スイッチ４７ａ、４７ｂを含み、直列接続スイッチ４７ａ、４７ｂの間に第２整合回路６２が設けられている。
　このように、増幅器３０に第１整合回路６１を接続した場合であっても、第２経路２２上に第２整合回路６２を設けることで、第２経路２２におけるインピーダンスを整合させることができる。これにより、増幅回路１Ｂの状態を安定させることが可能となる。
　なお変形例２においても、減衰器５０が増幅器３０の後段に設けられているので、第２端子１２から反射して戻ってくる信号が増幅器３０内部に侵入することを防ぐことができる。また、意図しない帰還ＩおよびＩＩＩの信号レベルを低減させることもでき、発振を抑制することができる。
　（変形例３）
　図８は、実施の形態１の変形例３に係る増幅回路の減衰器５０を示す図である。変形例３に係る増幅回路では、減衰器５０が、複数の抵抗ｒ４、ｒ５、ｒ６で構成されるＴ型減衰器である。
　変形例３における減衰器５０も双方向から入力された信号のそれぞれを減衰することができる。抵抗ｒ４、ｒ５は、増幅器３０のコンデンサＣ４に、この順で直列接続されている。抵抗ｒ６は、抵抗ｒ４、ｒ５の間のノードとグランド端子１９との間に設けられている。変形例３では、減衰器５０の減衰量が小さくても増幅回路の発振を抑制できるので、減衰器５０による信号損失をできるだけ小さくすることが望ましい。そのため、抵抗ｒ４、ｒ５の抵抗値は小さく、抵抗ｒ６の抵抗値は大きくなるように設計される。例えば、１ＧＨｚにおける抵抗ｒ４、ｒ５の各抵抗値は、抵抗ｒ６の抵抗値よりも小さい。
　なお変形例３においても、減衰器５０が、増幅器３０の後段に設けられているので、第２端子１２から反射して戻ってくる信号が増幅器３０内部に侵入することを防ぐことができる。また、意図しない帰還ＩおよびＩＩＩの信号レベルを低減させることもでき、発振を抑制することができる。
　（実施の形態２）
　図９を参照しながら、実施の形態２に係る受信回路９について説明する。図９は、受信回路９のブロック構成図である。図９では、受信回路９にアンテナ素子２が接続された図が示されている。
　受信回路９は、フロントエンド回路８と、信号処理回路６と、第１の端子（入力側端子）Ｐ１と、第２の端子（出力側端子）Ｐ２とを備える。フロントエンド回路８は、受信フィルタ５と、増幅回路１とを備える。
　受信フィルタ５は、第１の端子Ｐ１と増幅回路１との間に配置されている。受信フィルタ５は、アンテナ素子２および第１の端子Ｐ１を介して入力された高周波信号のうち、受信周波数帯域の信号をフィルタリングして通過させる。受信フィルタ５から出力された受信信号は、増幅回路１に入力される。受信フィルタ５は、例えばＳＡＷ（Ｓｕｒｆａｃｅ　Ａｃｏｕｓｔｉｃ　Ｗａｖｅ）フィルタである。なお、受信フィルタ５は、例えば、ＢＡＷ（Ｂｕｌｋ　Ａｃｃｏｕｓｔｉｃ　Ｗａｖｅ）フィルタであってもよい。
　増幅回路１は、実施の形態１に示した増幅回路１であり、受信フィルタ５から入力された高周波信号を増幅し、信号処理回路６へ出力する。
　信号処理回路６は、例えば、ＲＦ信号処理回路（ＲＦＩＣ）およびベースバンド信号処理回路（ＢＢＩＣ）である。ＲＦ信号処理回路は、増幅回路１から入力された高周波受信信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をベースバンド信号処理回路へ出力する。ベースバンド信号処理回路は、受信回路９における高周波信号よりも低周波の中間周波数帯域を用いて信号処理する回路である。
　本実施の形態の受信回路９は、実施の形態１に示した増幅回路１を含む受信回路９である。これにより、受信回路９が不安定な状態になることを抑制することができる。
　（その他の形態など）
　以上、本発明の実施の形態に係る増幅回路１～１Ｂおよび受信回路９について説明したが、本発明は、上記実施の形態には限定されない。例えば上記実施の形態に次のような変形を施した態様も、本発明に含まれ得る。
　例えば、増幅回路１は、ＩＥＥＥ８０２．１１規格以外の規格（例えば、ＬＴＥ規格、または、Ｗ－ＣＤＭＡ規格）の高周波信号を増幅するように構成されていてもよい。
　例えば、受信回路９は、例えば回路内に複数の受信フィルタが設けられ、バンドスイッチの切り替えによって複数の異なる周波数帯域の信号を受信するように構成されていてもよい。
　減衰器５０は、双方向の信号を減衰する減衰器に限られず、一方向の信号を減衰する減衰器であってもよい。例えば、減衰器５０が、抵抗ｒ４、ｒ６で構成されるＬ型減衰器であってもよいし、抵抗ｒ５、ｒ６で構成されるＬ型減衰器であってもよい。
　本発明は、安定な状態を保つことができる増幅回路および受信回路として、通信機器に広く利用できる。
　１、１Ａ、１Ｂ　増幅回路
　２　　　アンテナ素子
　５　　　受信フィルタ（フィルタ）
　６　　　信号処理回路
　８　　　フロントエンド回路
　９　　　受信回路
　１１　　第１端子
　１２　　第２端子
　１９　　グランド端子
　２１　　第１経路
　２２　　第２経路
　２３　　線路
　３０　　増幅器
　４１　　第１スイッチ回路
　４２　　直列接続スイッチ
　４３　　グランド接続スイッチ
　４６　　第２スイッチ回路
　４７ａ、４７ｂ　直列接続スイッチ
　４８　　グランド接続スイッチ
　５０　　減衰器
　６１　　第１整合回路
　６２　　第２整合回路
　Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５　コンデンサ
　Ｌ１、Ｌ２、Ｌ３、Ｌ４　インダクタ
　Ｐ１、Ｐ２　端子
　ｐ１１、ｐ７１、ｐ７６ａ、ｐ７７ａ　一方端子
　ｐ１２、ｐ７２、ｐ７６ｂ、ｐ７７ｂ　他方端子
　ｎ１、ｎ２、ｎ３　ノード
　ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６　抵抗
　Ｔ１、Ｔ２　トランジスタ

Claims (10)

  1. 　第１端子および第２端子と、
    　前記第１端子と前記第２端子とを結ぶ第１経路上に設けられている増幅器と、
    　前記第１経路上において、前記増幅器と前記第２端子との間に設けられている第１スイッチ回路と、
    　前記第１経路上において、前記増幅器と前記第１スイッチ回路との間、または、前記第１スイッチ回路と前記第２端子との間に設けられている減衰器と、
    　前記増幅器、前記減衰器および前記第１スイッチ回路をバイパスして前記第１端子と前記第２端子とに接続される第２経路上に設けられている第２スイッチ回路と
    　を備える増幅回路。
  2. 　前記減衰器は、前記増幅器と前記第１スイッチ回路との間に設けられている
    　請求項１に記載の増幅回路。
  3. 　前記第１スイッチ回路は、一方端子と、他方端子と、前記一方端子および前記他方端子の間に設けられている直列接続スイッチと、前記一方端子および直列接続スイッチの間のノードとグランド端子との間に設けられているグランド接続スイッチとを含み、
    　前記グランド接続スイッチの一端は前記ノードに接続され、前記グランド接続スイッチの他端は前記グランド端子に接続され、
    　前記増幅器は前記グランド端子に接続されている
    　請求項２に記載の増幅回路。
  4. 　前記減衰器は、前記第１スイッチ回路と前記第２端子との間に設けられている
    　請求項１に記載の増幅回路。
  5. 　前記第２経路の一端は、前記第１端子と前記増幅器との間のノードに接続され、
    　前記第１端子と当該ノードとの間に第１整合回路が設けられ、
    　前記第２スイッチ回路は、前記第２経路上において直列配置されている複数の直列接続スイッチを含み、
    　当該複数の直列接続スイッチのうち、少なくとも２つの直列接続スイッチの間に第２整合回路が設けられている
    　請求項１～４のいずれか１項に記載の増幅回路。
  6. 　前記減衰器は、複数の抵抗で構成されるπ型減衰器である
    　請求項１～５のいずれか１項に記載の増幅回路。
  7. 　前記減衰器は、複数の抵抗で構成されるＴ型減衰器である
    　請求項１～５のいずれか１項に記載の増幅回路。
  8. 　前記第１端子に入力される信号の周波数が１ＧＨｚである場合に、
    　前記増幅器の利得は、１０ｄＢ以上３０ｄＢ以下であり、
    　前記減衰器の減衰量は、０．１ｄＢ以上１ｄＢ以下である
    　請求項１～７のいずれか１項に記載の増幅回路。
  9. 　請求項１～８のいずれか１項に記載された増幅回路と、
    　前記第１端子に接続されるフィルタと
    　を備えるフロントエンド回路。
  10. 　請求項９に記載されたフロントエンド回路と、
    　前記第２端子に接続される信号処理回路と
    　を備える受信回路。
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