JPS6019844B2 - 電圧制御形抵抗可変回路 - Google Patents
電圧制御形抵抗可変回路Info
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- JPS6019844B2 JPS6019844B2 JP14094077A JP14094077A JPS6019844B2 JP S6019844 B2 JPS6019844 B2 JP S6019844B2 JP 14094077 A JP14094077 A JP 14094077A JP 14094077 A JP14094077 A JP 14094077A JP S6019844 B2 JPS6019844 B2 JP S6019844B2
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- fet
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- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
Landscapes
- Networks Using Active Elements (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は負帰還増幅器における負帰還回路（ａ回路）の
利得可変素子としてＦＥＴを使用した場合の歪を軽減で
きる回路構成に関する。
利得可変素子としてＦＥＴを使用した場合の歪を軽減で
きる回路構成に関する。
従来、搬送用線路増幅器のように低歪率が要求される増
幅器において、利得可変素子としてＦＥＴを使用した場
合、歪率の悪化が問題になっていた。
幅器において、利得可変素子としてＦＥＴを使用した場
合、歪率の悪化が問題になっていた。
第１図は８回路に利得可変のための素子としてＦＥＴを
使用した負帰還増幅器の一構成例を示したものである。
使用した負帰還増幅器の一構成例を示したものである。
同図において８回隣４を構成するＴ形減衰回路５，６，
７，８の素子８に対し並列になるようにＦＥＴ９が端子
×を経て接続されている。ＦＥＴ９はそのゲートーソー
ス間に制御増幅器１０を介して出力回路３の出力信号の
一部が加えられ、従って出力信号に応じてドレィン−ソ
ース間の抵抗が変化することによって、８回路４の損失
が変化し、従って負帰還量が変化して第１図の増幅回路
全体として利得が一定となるように自動利得調整が行わ
れる。この際ＦＥＴ９のドレィンーソース間に印加され
る信号電圧によって生じた歪成分が８回路４から入力回
路１、増幅回路（ム回路）２を経て出力回路３に現れる
ため歪率が悪化するものと考えられる。第２図はＦＥＴ
の静特性の一例を示したものである。
７，８の素子８に対し並列になるようにＦＥＴ９が端子
×を経て接続されている。ＦＥＴ９はそのゲートーソー
ス間に制御増幅器１０を介して出力回路３の出力信号の
一部が加えられ、従って出力信号に応じてドレィン−ソ
ース間の抵抗が変化することによって、８回路４の損失
が変化し、従って負帰還量が変化して第１図の増幅回路
全体として利得が一定となるように自動利得調整が行わ
れる。この際ＦＥＴ９のドレィンーソース間に印加され
る信号電圧によって生じた歪成分が８回路４から入力回
路１、増幅回路（ム回路）２を経て出力回路３に現れる
ため歪率が悪化するものと考えられる。第２図はＦＥＴ
の静特性の一例を示したものである。
ＦＥＴは可変抵抗として用いる場合は、そのゲート−ソ
ース間電圧Ｖｏに対し静特性の傾斜が変化することを利
用する。このときＦＥＴのドレィンーソース間抵抗ＲＦ
耳Ｔは細＝治・ｖＧ＝−定 。
ース間電圧Ｖｏに対し静特性の傾斜が変化することを利
用する。このときＦＥＴのドレィンーソース間抵抗ＲＦ
耳Ｔは細＝治・ｖＧ＝−定 。
’として与えられる。
ここでＶｏｓはドレインーソース間電圧、ｌｏはドレイ
ン電流である。また第３図はドレィンーソース間抵抗Ｒ
ＦＥＴとゲートーソース間電圧ＶＧの特性、および歪減
衰軍とゲート−ソース間電圧ＶＧの特性を示したもので
ある。
ン電流である。また第３図はドレィンーソース間抵抗Ｒ
ＦＥＴとゲートーソース間電圧ＶＧの特性、および歪減
衰軍とゲート−ソース間電圧ＶＧの特性を示したもので
ある。
同図においてみられるごとくドレイン電流１。一定の条
件のもとでは、ゲートーソース間電圧ＶＧを高くするに
つれて静特性に従ってドレィンーソース間抵抗ＲＦＥＴ
は大となる。一方、歪減衰量はゲートーソース間電圧Ｖ
ｏの増加に伴い２次歪、３次歪ともに悪化する。これは
ドレインーソース間抵抗ＲＦ８Ｔの高い領域、すなわち
ゲートーソース間電圧ＶＧの高い領域でＦＥＴの静特性
が次第に直線性を失うことに基づいている。このような
歪を軽減する方法としては、静特性の直線性の良好なＦ
ＥＴを使用することが最も簡単で確実な方法である。し
かしながらＦＥＴが与えられた場合の歪を軽減する方法
としては、従来、第４図または第５図に例示するごとく
、歪の発生の原因となるドレィンーソース間に印加され
る信号レベルを抵下させる方法が知られている。第４図
においてＦＥＴ１３，１４は直列に接続され、電流源１
５から直列にドレィン電流を供Ｖ給されている。ＦＥＴ
１３，１４のゲートーソース間にはそれぞれ可変電圧源
１１，１２が接続されている。可変電圧源１１，１２は
それぞれＦＥＴ１３，１４のバイアスとなる同一直流ゲ
ートーソース間電圧ＶＧに同一交流制御電圧を同一位相
で童畳した電圧Ｖからなる。端子１６，１７を例えば第
１図においてＦＥＴ９の代りに端子×と接地間に接続し
、交流制御電圧としてそれぞれ例えば第１図における制
御増幅器１０の出力信号の１／２をゲートーソース間電
圧ＶＧと直例に同一位相で与えるものとする。このよう
な状態ではそれぞれのＦＥＴのドレィンーソース間に印
加される交流信号電圧はＦＥＴの特性が同一であるとす
れば第１図の場合の１′２となる。それぞれのＦＥＴに
印放される基本波振幅が小さくなるので、従って発生す
る歪も小さくなり、歪特性は改善される。また第５図に
おいては、ＦＥＴ２２，２３は並列に接続されて同一の
電源流２４から駆動されるとともに可変電圧源２１が両
ゲートに並列に与えられている。可変電圧源２１はＦＥ
Ｔ２２，２３のバイアスとなる同一直流ゲートーソース
間電圧ＶＧに交流制御電圧を童畳した電圧Ｖからなる。
端子２５，２６を例えば第１図においてＦＥＴ９の代り
に端子×と接地間に接続し、交流制御電圧として例えば
第１図における制御増幅器１０の出力信号をゲートーソ
ース間電圧Ｖｃと直列に与えるものとする。このような
状態ではそれぞれのＦＥＴに流れる交流信号電流はそれ
ぞれ１／２となり、従つて第４図の場合と同様に歪特性
が改善される。しかしながら個々のＦＥＴに印加される
信号のレベルを低下させるだけでは必ずしも歪特性の改
善は十分ではない。今、２個のＦＥＴを同一直流動作点
で使用し、それぞれのＦＥＴのドレィンーソース間に１
８００位相の異なる交流信号を印加し、出力としてはそ
れぞれのＦＥＴの発生する電流の差をとるように構成す
れば、偶数次の歪成分を相殺することができる。
件のもとでは、ゲートーソース間電圧ＶＧを高くするに
つれて静特性に従ってドレィンーソース間抵抗ＲＦＥＴ
は大となる。一方、歪減衰量はゲートーソース間電圧Ｖ
ｏの増加に伴い２次歪、３次歪ともに悪化する。これは
ドレインーソース間抵抗ＲＦ８Ｔの高い領域、すなわち
ゲートーソース間電圧ＶＧの高い領域でＦＥＴの静特性
が次第に直線性を失うことに基づいている。このような
歪を軽減する方法としては、静特性の直線性の良好なＦ
ＥＴを使用することが最も簡単で確実な方法である。し
かしながらＦＥＴが与えられた場合の歪を軽減する方法
としては、従来、第４図または第５図に例示するごとく
、歪の発生の原因となるドレィンーソース間に印加され
る信号レベルを抵下させる方法が知られている。第４図
においてＦＥＴ１３，１４は直列に接続され、電流源１
５から直列にドレィン電流を供Ｖ給されている。ＦＥＴ
１３，１４のゲートーソース間にはそれぞれ可変電圧源
１１，１２が接続されている。可変電圧源１１，１２は
それぞれＦＥＴ１３，１４のバイアスとなる同一直流ゲ
ートーソース間電圧ＶＧに同一交流制御電圧を同一位相
で童畳した電圧Ｖからなる。端子１６，１７を例えば第
１図においてＦＥＴ９の代りに端子×と接地間に接続し
、交流制御電圧としてそれぞれ例えば第１図における制
御増幅器１０の出力信号の１／２をゲートーソース間電
圧ＶＧと直例に同一位相で与えるものとする。このよう
な状態ではそれぞれのＦＥＴのドレィンーソース間に印
加される交流信号電圧はＦＥＴの特性が同一であるとす
れば第１図の場合の１′２となる。それぞれのＦＥＴに
印放される基本波振幅が小さくなるので、従って発生す
る歪も小さくなり、歪特性は改善される。また第５図に
おいては、ＦＥＴ２２，２３は並列に接続されて同一の
電源流２４から駆動されるとともに可変電圧源２１が両
ゲートに並列に与えられている。可変電圧源２１はＦＥ
Ｔ２２，２３のバイアスとなる同一直流ゲートーソース
間電圧ＶＧに交流制御電圧を童畳した電圧Ｖからなる。
端子２５，２６を例えば第１図においてＦＥＴ９の代り
に端子×と接地間に接続し、交流制御電圧として例えば
第１図における制御増幅器１０の出力信号をゲートーソ
ース間電圧Ｖｃと直列に与えるものとする。このような
状態ではそれぞれのＦＥＴに流れる交流信号電流はそれ
ぞれ１／２となり、従つて第４図の場合と同様に歪特性
が改善される。しかしながら個々のＦＥＴに印加される
信号のレベルを低下させるだけでは必ずしも歪特性の改
善は十分ではない。今、２個のＦＥＴを同一直流動作点
で使用し、それぞれのＦＥＴのドレィンーソース間に１
８００位相の異なる交流信号を印加し、出力としてはそ
れぞれのＦＥＴの発生する電流の差をとるように構成す
れば、偶数次の歪成分を相殺することができる。
本発明の目的はＦＥＴを用いてこのように偶数次歪成分
を相殺するごとく回路構成することによって低歪率の増
幅器を実現することができるような電圧制御形抵抗可変
回路を提供することにある。
を相殺するごとく回路構成することによって低歪率の増
幅器を実現することができるような電圧制御形抵抗可変
回路を提供することにある。
以下実施例について詳細に説明する。第６図は本発明の
電圧制御形抵抗可変回路の一実施例の構成を示す回路図
である。
電圧制御形抵抗可変回路の一実施例の構成を示す回路図
である。
同図において３１は可変電圧源、３２，３３はＦＥＴ、
３４，３５は電流源、３６，３７は外部端子である。第
６図は本発明の電圧制御形可変抵抗回路の一実施例の礎
成を示す回路図である。同図において４１，４２は可変
電圧源、４３，４４はＦＥＴ、４５は電流源、４６はコ
ンデンサ、４７，４８は外部端子である。第６図におい
てＦＥＴ４３はソースをＡ点に、ドレィンをＢ点に、Ｆ
ＥＴ４４はドレィンをＡ点に、ソースをＣ点にそれぞれ
接続され、Ｂ点とＣ点の間に電流源４５が接続されてい
る。
３４，３５は電流源、３６，３７は外部端子である。第
６図は本発明の電圧制御形可変抵抗回路の一実施例の礎
成を示す回路図である。同図において４１，４２は可変
電圧源、４３，４４はＦＥＴ、４５は電流源、４６はコ
ンデンサ、４７，４８は外部端子である。第６図におい
てＦＥＴ４３はソースをＡ点に、ドレィンをＢ点に、Ｆ
ＥＴ４４はドレィンをＡ点に、ソースをＣ点にそれぞれ
接続され、Ｂ点とＣ点の間に電流源４５が接続されてい
る。
また可変電圧源４１，４２はそれぞれＦＥＴ４３，４４
のバイアスとなる同一直流ゲートーソース間電圧ＶＧに
同一交流制御電圧を対応した位相で車畳したものである
。今端子４７を例えば第１図の回路においてＦＥＴ９を
除いて端子Ｘに接続し、端子４８を接地し、交流制御電
圧として例えば第１図における制御増幅器１０の出力信
号をゲートーソ−ス間電圧ＶＧと直列にゲートーソース
間電圧ＶＧの向きと対応した位相で与えるものとすると
、ＦＥＴ３２とＦＥＴ３３とは、それぞれのドレインー
ソース間に１８００位相の異なる信号電圧が印加される
ことになる。従ってこの場合も端子４７，４８間におけ
る出力電流ｉｏは、端子４７，４８間の交流電圧振幅を
ｕとすれば△ｕ＝ｕであるからｌｏ＝ａ。
のバイアスとなる同一直流ゲートーソース間電圧ＶＧに
同一交流制御電圧を対応した位相で車畳したものである
。今端子４７を例えば第１図の回路においてＦＥＴ９を
除いて端子Ｘに接続し、端子４８を接地し、交流制御電
圧として例えば第１図における制御増幅器１０の出力信
号をゲートーソ−ス間電圧ＶＧと直列にゲートーソース
間電圧ＶＧの向きと対応した位相で与えるものとすると
、ＦＥＴ３２とＦＥＴ３３とは、それぞれのドレインー
ソース間に１８００位相の異なる信号電圧が印加される
ことになる。従ってこの場合も端子４７，４８間におけ
る出力電流ｉｏは、端子４７，４８間の交流電圧振幅を
ｕとすれば△ｕ＝ｕであるからｌｏ＝ａ。
十ａ，ｕ＋ａ２ｕ２十ａ３ｕ３十……一｛ａ。十ａ，（
一Ｕ）＋ａ２（一ｕ）２十ａ３（−ｕ）３ 十……｝ ＝松，ｕ十松３が十……… ■とな
って端子４７，４８の出力には偶数次の歪成分は相殺さ
れてあらわれない。
一Ｕ）＋ａ２（一ｕ）２十ａ３（−ｕ）３ 十……｝ ＝松，ｕ十松３が十……… ■とな
って端子４７，４８の出力には偶数次の歪成分は相殺さ
れてあらわれない。
従って第６図の回路によっても低歪率の増幅器を構成す
るための電圧制御形可変抵抗回路が実現できることがわ
かる。
るための電圧制御形可変抵抗回路が実現できることがわ
かる。
ＦＥＴ４３，４４のばらつきを補償するための各ＦＥＴ
の直流動作点の調整についても同様に行い得る。なお第
６図におけるコンデンサ４６は電流源４５に対する交流
信号のバイパスのためのものである。以上説明したよう
に本発明の電圧制御形抵抗可変回路によれば、負帰還増
幅回路の８回路の利得可変素子としてＦＥＴを用いて低
歪率化を実現することができるので、搬送用線路増幅器
等に用いて優れた効果が得られる。
の直流動作点の調整についても同様に行い得る。なお第
６図におけるコンデンサ４６は電流源４５に対する交流
信号のバイパスのためのものである。以上説明したよう
に本発明の電圧制御形抵抗可変回路によれば、負帰還増
幅回路の８回路の利得可変素子としてＦＥＴを用いて低
歪率化を実現することができるので、搬送用線路増幅器
等に用いて優れた効果が得られる。
本発明の電圧制御形抵抗可変回路は低歪率を要求される
搬送用線路増幅器等において特に有用なものであるが、
それ以外に一般に負帰還増幅器や可変減衰器等において
利用することができる。
搬送用線路増幅器等において特に有用なものであるが、
それ以外に一般に負帰還増幅器や可変減衰器等において
利用することができる。
第１図は従来の負帰還増幅回路の一構成例を示すブロッ
ク図、第２図はＦＥＴの静特性の一例を示す図、第３図
はそれぞれドレィンーソース間抵抗とゲートーソース間
電圧、および歪減衰量とゲートーソース間電圧の関係を
示す特性図、第４図はＦＥＴの直列接続を行なった場合
の構成を示す回路図、第５図はＦＥＴの並列接続を行っ
た場合の機成を示す回路図。 第６図は本発明の電圧制御形抵抗可変回路の一実施例の
構成を示す回路図である。１・・・・・・入力回路、２
…・・・仏回路「 ３・・…。出力回路「 ４・・・・
・・６回路、５，６，７，８・・・・・・Ｔ形減衰回路
の素子、９……ＦＥＴ、１０……制御増幅器、１１，１
２…・・・可変電圧源、１３，１４・・・・・・ＦＥＴ
、１５・・・・・・電流源、１６，１７・・・・・・外
部端子、２１……可変電圧源、２２，２３…・・・ＦＥ
Ｔ、２４・・・・・・電流源、２５，２６・・…。外部
端子、４１，４２・・・・・・可変電圧源、４３，４４
・・・・・・ＦＥＴ、４５……電流源、４６…・・・コ
ンデンサ、４７，４８・・・・・・外部端子。第１図 第２図 第３図 第４図 第５図 第６図
ク図、第２図はＦＥＴの静特性の一例を示す図、第３図
はそれぞれドレィンーソース間抵抗とゲートーソース間
電圧、および歪減衰量とゲートーソース間電圧の関係を
示す特性図、第４図はＦＥＴの直列接続を行なった場合
の構成を示す回路図、第５図はＦＥＴの並列接続を行っ
た場合の機成を示す回路図。 第６図は本発明の電圧制御形抵抗可変回路の一実施例の
構成を示す回路図である。１・・・・・・入力回路、２
…・・・仏回路「 ３・・…。出力回路「 ４・・・・
・・６回路、５，６，７，８・・・・・・Ｔ形減衰回路
の素子、９……ＦＥＴ、１０……制御増幅器、１１，１
２…・・・可変電圧源、１３，１４・・・・・・ＦＥＴ
、１５・・・・・・電流源、１６，１７・・・・・・外
部端子、２１……可変電圧源、２２，２３…・・・ＦＥ
Ｔ、２４・・・・・・電流源、２５，２６・・…。外部
端子、４１，４２・・・・・・可変電圧源、４３，４４
・・・・・・ＦＥＴ、４５……電流源、４６…・・・コ
ンデンサ、４７，４８・・・・・・外部端子。第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 第１のＦＥＴのソースと第２のＦＥＴのドレインと
をＡ点において互に接続し、前記第１のＦＥＴのドレイ
ンと前記第２のＦＥＴのソースとの間に電流源を接続す
るとともに、前記第１のＦＥＴのゲート−ソース間およ
び前記第２のＦＥＴのゲート−ソース間にそれぞれ同一
の直流ゲート−ソース間電圧に同一の交流制御電圧を対
応する位相で重畳したものを接続して、前記電流源の一
端と前記接続点Ａとの間を可変抵抗素子として使用する
ことを特徴とする電圧制御形抵抗可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14094077A JPS6019844B2 (ja) | 1977-11-22 | 1977-11-22 | 電圧制御形抵抗可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14094077A JPS6019844B2 (ja) | 1977-11-22 | 1977-11-22 | 電圧制御形抵抗可変回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5472936A JPS5472936A (en) | 1979-06-11 |
| JPS6019844B2 true JPS6019844B2 (ja) | 1985-05-18 |
Family
ID=15280345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14094077A Expired JPS6019844B2 (ja) | 1977-11-22 | 1977-11-22 | 電圧制御形抵抗可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019844B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019098145A1 (ja) * | 2017-11-14 | 2019-05-23 | 株式会社村田製作所 | 増幅回路、フロントエンド回路および受信回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120214A (en) * | 1979-03-09 | 1980-09-16 | Nec Corp | Variable resistance circuit |
| JPS5661818A (en) * | 1979-10-25 | 1981-05-27 | Yokogawa Hokushin Electric Corp | Sine wave oscillator |
-
1977
- 1977-11-22 JP JP14094077A patent/JPS6019844B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019098145A1 (ja) * | 2017-11-14 | 2019-05-23 | 株式会社村田製作所 | 増幅回路、フロントエンド回路および受信回路 |
| US11290076B2 (en) | 2017-11-14 | 2022-03-29 | Murata Manufacturing Co., Ltd. | Amplifier circuit, front-end circuit, and receiver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5472936A (en) | 1979-06-11 |
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