JP2019507552A - 線形ゲイン符号をインターリーブされたオートゲインコントロール回路 - Google Patents

線形ゲイン符号をインターリーブされたオートゲインコントロール回路 Download PDF

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Abstract

例示的なオートゲインコントロール（ＡＧＣ）回路（２０６）は、ＡＧＣ符号語の第１のビットに応答するプログラム可能ソースデジェネレーション抵抗（３０４）を有するベース電流ゲイン回路（３０２）を含む。ＡＧＣ回路は、ベース電流ゲイン回路の入力（３２８）と出力（３３０）との間に結合され、ＡＧＣ符号語の第２のビットに応答するプログラム可能電流源（３１２）を有するプログラム可能電流ゲイン回路（３０８）をさらに含む。ＡＧＣ回路は、ベース電流ゲイン回路の出力に結合され、ＡＧＣ符号語の第２のビットの論理的補完物に応答するプログラム可能電流源（３１６）を有するブリーダ回路（３１４）をさらに含む。ＡＧＣ回路は、ベース電流ゲイン回路の出力に結合された負荷回路（３１８）をさらに含む。

Description

技術分野
本開示の実施例は、一般に電子回路に関し、特に線形ゲイン符号をインターリーブされたオートゲインコントロール回路に関する。
背景
送受信機では、オートゲインコントロール（automatic gain control：ＡＧＣ）ブロックを用いて、入来するアナログ信号を減衰させたり増幅したりすることにより、当該アナログ信号が、その出力において、アナログデータを検出してデジタルビットストリームに変換するサンプリング回路のダイナミックレンジの範囲内であるようにする。ＡＧＣブロックは、一般に、可変ゲイン増幅器と、増幅器のゲインを自動的に調節する制御ループとを含む。
有線送受信機では、高損失チャネルは、受信機フロントエンドに小信号をもたらす一方、低損失チャネルは、受信機フロントエンドを飽和させる大信号をもたらす。ゲインが自動適応ループを介して決定されるＡＧＣ回路は、大入力信号を減衰させ、小入力信号を増幅することにより、信号は、その出力において、サンプラ回路の感度よりも小さくなることはなく、サンプリング回路を飽和させることもなく、信号がサンプラ回路の感度よりも小さくなることおよびサンプリング回路を飽和させることは両方とも、誤検出およびビットエラーを生じさせることになる。したがって、ゲイン範囲が広く、帯域幅が高く、線形性に優れており、ＡＧＣゲイン設定にわたって寄生帯域内ピーキングを持たないＡＧＣ回路を提供することが望ましい。
概要
線形ゲイン符号をインターリーブされたオートゲインコントロール（ＡＧＣ）回路を提供するための技術について説明する。実施例において、ＡＧＣ回路は、ＡＧＣ符号語の第１のビットに応答するプログラム可能ソースデジェネレーション抵抗を有するベース電流ゲイン回路を含む。上記ＡＧＣ回路は、上記ベース電流ゲイン回路の入力と出力との間に結合され、上記ＡＧＣ符号語の第２のビットに応答するプログラム可能電流源を有するプログラム可能電流ゲイン回路をさらに含む。上記ＡＧＣ回路は、上記ベース電流ゲイン回路の上記出力に結合され、上記ＡＧＣ符号語の上記第２のビットの論理的補完物に応答するプログラム可能電流源を有するブリーダ回路をさらに含む。上記ＡＧＣ回路は、上記ベース電流ゲイン回路の上記出力に結合された負荷回路をさらに含む。
任意に、上記ベース電流ゲイン回路は、固定電流源を含み得る。
任意に、上記プログラム可能電流ゲイン回路は、上記ＡＧＣ符号語の上記第２のビットに応答するプログラム可能ソースデジェネレーション抵抗を含み得る。
任意に、上記プログラム可能電流ゲイン回路は、各々が上記プログラム可能電流源の少なくとも１つの分岐を提供する複数の電流ゲインセルを含み得る。
任意に、上記ＡＧＣ符号語の一部は、第１の複数の上記第２のビットをインターリーブされた第１の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最下位部分は、第２の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最上位部分は、第２の複数の上記第２のビットで構成され得る。
任意に、上記ベース電流ゲイン回路の上記プログラム可能ソースデジェネレーション抵抗は、固定抵抗と、上記固定抵抗と並列の複数の切替可能抵抗とを含み得る。
任意に、上記ベース電流ゲイン回路は、上記ＡＧＣ符号語の上記第１のビットに応答するプログラム可能電流源を含み得る。
任意に、上記ＡＧＣ回路は、バイナリ符号語から温度計符号として上記ＡＧＣ符号語を生成するように構成されたデコーダをさらに含み得る。
別の実施例において、受信機は、アナログ信号を受信するように結合された第１の入力を有するＡＧＣ回路を含む。上記受信機は、上記ＡＧＣ回路の出力に結合されたフロントエンド回路をさらに含む。上記受信機は、上記ＡＧＣ回路の第２の入力と上記フロントエンド回路の出力との間に結合されたＡＧＣ制御回路をさらに含む。上記ＡＧＣ回路は、上記ＡＧＣ回路の上記第１の入力と上記出力との間に結合されたベース電流ゲイン回路を含み、上記ベース電流ゲイン回路は、ＡＧＣ符号語の第１のビットに応答するプログラム可能ソースデジェネレーション抵抗を有する。上記ＡＧＣ回路は、上記ＡＧＣ回路の上記第１の入力と上記出力との間に結合され、上記ＡＧＣ符号語の第２のビットに応答するプログラム可能電流源を有するプログラム可能電流ゲイン回路をさらに含む。上記ＡＧＣ回路は、上記ＡＧＣ回路の上記出力に結合され、上記ＡＧＣ符号語の上記第２のビットの論理的補完物に応答するプログラム可能電流源を有するブリーダ回路をさらに含む。上記ＡＧＣ回路は、上記ＡＧＣ回路の上記出力に結合された負荷回路をさらに含む。
任意に、上記プログラム可能電流ゲイン回路は、各々が上記プログラム可能電流源の少なくとも１つの分岐を提供する複数の電流ゲインセルを含み得る。
任意に、上記ＡＧＣ符号語の一部は、第１の複数の上記第２のビットをインターリーブされた第１の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最下位部分は、第２の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最上位部分は、第２の複数の上記第２のビットで構成され得る。
任意に、上記ＡＧＣ回路は、上記ＡＧＣ制御回路によって出力されたバイナリ符号語から温度計符号として上記ＡＧＣ符号語を生成するように構成されたデコーダをさらに含み得る。
別の実施例において、オートゲインコントロール方法は、ベース電流ゲイン回路とプログラム可能電流ゲイン回路とブリーダ回路と負荷回路とを有するＡＧＣ回路を制御するためのＡＧＣ符号語を生成するステップを含む。上記方法は、上記ＡＧＣ符号語の第１のビットを制御して、上記ベース電流ゲイン回路のプログラム可能ソースデジェネレーション抵抗を制御するステップをさらに含む。上記方法は、上記ＡＧＣ符号語の第２のビットを制御して、上記プログラム可能電流ゲイン回路のプログラム可能電流源を制御するステップをさらに含む。上記方法は、上記ＡＧＣ符号語の上記第２のビットを論理的に補完して、上記ブリーダ回路のプログラム可能電流源を制御するステップをさらに含む。
任意に、上記ＡＧＣ符号語の一部は、第１の複数の上記第２のビットをインターリーブされた第１の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最下位部分は、第２の複数の上記第１のビットで構成され得る。
任意に、上記ＡＧＣ符号語の最上位部分は、第２の複数の上記第２のビットで構成され得る。
これらのおよび他の局面は、以下の詳細な説明を参照することにより理解することができる。
上記の特徴を詳細に理解することができるように、上に簡単に要約した説明が例示的な実現例を参照することによりさらに詳細になされ得て、例示的な実現例のうちのいくつかは添付の図面に示されている。しかし、添付の図面は、代表的な例示的な実現例を示しているに過ぎず、そのためその範囲を限定するものと考えるべきではない、ということに注意しなければならない。
本明細書に記載されているオートゲインコントロール（ＡＧＣ）回路の例を利用することができる例示的な通信システムを示すブロック図である。 図１の通信システムにおける受信機の一例を示すブロック図である。 実施例に係るＡＧＣ回路を示すブロック図である。 実施例に係るＡＧＣ符号の一般的なフォーマットを示すブロック図である。 実施例に係るＡＧＣ符号の具体例を示すブロック図である。 ベース電流ゲイン回路の一例を示す概略図である。 ベース電流ゲイン回路の一例を示す概略図である。 実施例に係るプログラム可能電流ゲイン回路を示すブロック図である。 実施例に係るブリーダ回路を示すブロック図である。 電流ゲインセルの一例を示す概略図である。 電流ゲインセルの一例を示す概略図である。 電流ゲインセルの一例を示す概略図である。 電流ゲインセルの一例を示す概略図である。 実施例に係るブリーダ回路を示す概略図である。 実施例に係るブリーダ回路を示す概略図である。 実施例に係るオートゲインコントロール方法を示すフロー図である。 本明細書に記載されているＡＧＣ回路を含み得るフィールドプログラマブルゲートアレイ（field programmable gate array：ＦＰＧＡ）のアーキテクチャを示す図である。
理解を容易にするために、図面に共通している同一の要素については、可能な限り同一の参照番号を用いて示している。ある実施例の要素を他の実施例に有益に組み込むことができると考えられる。
詳細な説明
以下、図面を参照して、さまざまな特徴について説明する。なお、図面は一定の縮尺で描かれている場合もあればそうでない場合もあり、同様の構造または機能の要素は図面全体にわたって同様の参照番号によって示されている。なお、図面は特徴の説明を容易にすることのみを意図している。図面は、請求項に係る発明を網羅的に説明するものとして意図されているわけではなく、請求項に係る発明の範囲を限定するものとして意図されているわけでもない。また、示されている実施例は、示されている全ての局面または利点を有している必要はない。特定の実施例に関連して記載されている局面または利点は、必ずしも当該実施例に限定されるものではなく、たとえそのように示されていなくても、またはたとえそのように明確に説明されていなくても、その他の実施例で実施することができる。
線形ゲイン符号をインターリーブされたオートゲインコントロール（ＡＧＣ）増幅器を提供するための技術について説明する。ＡＧＣ回路の一例は、グリバートセルベースのバイアス電流ステアリング回路によるアナログゲインコントロールを利用する。別の例では、ＡＧＣ回路は、ソースデジェネレーションを有する線形抵抗器負荷増幅器を利用する。高速有線送受信機では、このような増幅器は、微調整および小さなゲインステップにより、広いダイナミックレンジを実現しながら線形動作を維持する。このような増幅器では、ゲインは、ソースデジェネレーション抵抗を調整することによって制御され、あるゲインコントロール符号から別のゲインコントロール符号までのゲインステップを小さくすることができる。また、ソースデジェネレーションにより、線形性に影響を及ぼす出力振幅および入力トランジスタ電流密度が、ゲイン符号を変化させた際に損なわれることがない。
ソースデジェネレーション抵抗器ベースのゲイン調整の１つの問題は、ＡＧＣ回路が広いゲイン範囲および高い帯域幅を有する広ダイナミックレンジ・高データレートの送受信機で起こる。広いダイナミックレンジを実現するために、増幅器は、小ゲイン（または、減衰）設定では実効デジェネレーション抵抗が大きくなり、高ゲイン設定では実効抵抗が小さくなるように、幅広いソースデジェネレーション抵抗を有するべきである。ソースデジェネレーションを有する線形抵抗器負荷増幅器は、入力トランジスタのソースノードにおいて寄生キャパシタンスを有する。この寄生キャパシタンスは、トランジスタの固有のキャパシタンスおよびテール電流源への配線およびソースデジェネレーション抵抗器の配線に由来する。ソースデジェネレーション抵抗器が多くなると、寄生キャパシタンスが大きくなる。実効デジェネレーション抵抗（Ｒｓｅｆｆ）および合計寄生キャパシタンス（Ｃｐ）は、以下のように寄生ゼロを形成する。
Figure 2019507552
高帯域幅増幅器では、寄生ゼロｆＺは、帯域内であり、望ましくないピーキングを周波数応答に生じさせる。ＡＧＣ周波数応答における寄生ピーキングは、以下の理由で望ましくない。ピーキングは、寄生ベースであるため、十分に制御されず、ゲイン設定に依存する周波数を有する。さらに、このタイプのピーキングは、望ましくない等化を生じさせる可能性があり、ピーキング周波数における入力信号成分が残りの周波数成分よりも多くなって、シンボル間干渉（inter-symbol interference：ＩＳＩ）を生じさせる。また、このような増加は、非常に大きな信号を生じさせてサンプラを飽和させ、適応ループを駆動して誤ったビット決定を生じさせる可能性がある。有線送受信機では、多くの場合、ＡＧＣブロックの後に、所望の周波数でピーキングを介して等化を実行する連続時間線形等化器（continuous time linear equalizer：ＣＴＬＥ）が続くか、またはＡＧＣブロックの前にＣＴＬＥがくる。ＣＴＬＥの役割は、ピーキングがしばしば調整される周波数範囲をターゲットにするようにこのような増加を提供するというものである。一方、ＡＧＣの役割は、ゲインまたは減衰を提供するのみである平坦応答増幅器を実現するというものである。ＣＴＬＥおよびＡＧＣを用いることによって、周波数増加および信号増幅の作業が分離され、独立して制御できるようになる。したがって、ＡＧＣにおいて各ゲイン設定について平坦な周波数応答を実現することが不可欠であろう。
望ましくない寄生ゼロピーキングを減少させるための１つの技術は、ＡＧＣ出力にデピーキング（de-peaking）キャパシタを追加して、ピーキングを減少させてフィルタリングするというものであり、当該ピーキングは、ゲインを調整して寄生ピーキングを導入するソースデジェネレーション抵抗器によって引き起こされる。これらのキャパシタは、大きなデジェネレーション抵抗が帯域内ピーキングを生じさせ、ＡＧＣ帯域幅、したがって帯域内ピーキングの量を減少させる低ゲイン設定でイネーブルにされる。高ゲイン設定では、ＡＧＣ帯域幅が望み通りに高くなるようにキャパシタがディスエーブルにされる。この技術の欠点は、キャパシタアレイが必要であることであり、各ゲイン設定当たりどのぐらいのキャパシタンスをイネーブル／ディスエーブルにすべきかを判断するための複雑なスキームが必要であることである。また、キャパシタは、プロセス変動およびモデリング不正確を有し、これらは両方とも設計の中で考慮に入れられるべきである。なぜなら、ナノメートルスケールのシリコン技術における無線周波数（radio frequency：ＲＦ）キャパシタ装置は、しばしば、トランジスタおよび抵抗器ほどには正確に制御されない別々の特別なモデルを必要とするからである。最後に、ＡＧＣ出力に大きなキャパシタアレイを追加することにより、面積が大きくなり、配線および単位キャパシタのオフキャパシタンスにより多くの寄生キャパシタンスが出力に追加され、ＡＧＣの高帯域幅が損なわれることになる。
本明細書に記載されている実施例では、帯域内寄生ピーキングゼロを導入することなく、ダイナミックレンジが広く、ゲインステップが微調整され、線形性に優れ、帯域幅が高い平坦な周波数応答を実現するゲインコントロールを有するＡＧＣ回路が提供される。ＡＧＣ回路におけるゲインコントロールは、ソースデジェネレーション抵抗器調整とバイアス電流およびトランスコンダクタンス（ゲイン）調整とのインターリーブされた組み合わせによって得られる。ＡＧＣ回路は、ゲインを変化させるようにイネーブル／ディスエーブルにされるモジュール式のプログラム可能電流ソースデジェネレートゲイン回路を含む。ＡＧＣ回路は、ブリーダ回路と固定電流ベース回路とをさらに含み、ゲインは、プログラム可能ソースデジェネレーション抵抗器のアレイによって制御される。ゲインコントロールは、デジタルゲインコントロールビットを介して固定電流ベース回路とプログラム可能ゲイン回路との間でインターリーブされた態様でなされる（すなわち、ゲイン符号インターリービング）。このようなインターリーブされた制御により、出力における望ましくない寄生ピーキングなしに、線形性、高帯域幅および平坦な周波数応答を維持しながら、正確で広範囲のゲインコントロールが実現される。また、インターリーブされたＡＧＣ回路は、ゲインコントロールビットを介して自動的に制御されるブリーダ回路を用いることにより、全てのゲイン設定について一定の出力共通モードを実現する。
減少した電流および小さなゲインをベースとして用いて最低ゲイン設定を実現することによって、本明細書に記載されているＡＧＣ回路は、ベースにおいて大きなデジェネレーション抵抗または大きな入力装置を必要とせず、したがって上記の帯域内ゼロ問題を有することはない。インターリーブされたゲインコントロールアプローチを用いてゲインを増加させてデジェネレーション抵抗を減少させることによって、ＡＧＣ回路は、振幅の増加およびゲインの増加、したがって優れた線形性を実現し、全てのゲイン符号について広いゲイン範囲および優れたデシベル（ｄＢ）線形導出を実現する。これらのおよび他の局面について、図面を参照して以下でさらに説明する。
図１は、本明細書に記載されているＡＧＣ回路の例を利用することができる例示的な通信システム１００を示すブロック図である。通信システム１００は、チャネル１１６を介して受信機１１０に結合された送信機１０８を備える。実施例では、送信機１０８は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）１０２の一部であり、受信機１１０は、ＳｅｒＤｅｓ１０４の一部である。明確にするために、デシリアライゼーション回路はＳｅｒＤｅｓ１０２から省略されており、シリアライゼーション回路はＳｅｒＤｅｓ１０４から省略されている。ＳｅｒＤｅｓ１０２は、並列入力データを直列出力データに変換して、送信機１０８によってチャネル１１６を介して送信する並列入力直列出力（parallel-in-serial-out：ＰＩＳＯ）回路１０６を含む。ＳｅｒＤｅｓ１０４は、受信機１１０によって出力された直列データを並列出力データに変換する直列入力並列出力（serial-in-parallel-out：ＳＩＰＯ）回路を含む。ＳｅｒＤｅｓ１０２およびＳｅｒＤｅｓ１０４は、デコーダ、エンコーダなどの他の回路（図示せず）を含んでもよい。
ＳｅｒＤｅｓ１０２およびＳｅｒＤｅｓ１０４が示されているが、他の実施例では、送信機１０８および／または受信機１１０の各々は、より大きな送受信機回路の一部ではないスタンドアロンの回路であってもよい。いくつかの実施例では、送信機および受信機１１０は、特定用途向け集積回路（application specific integrated circuit：ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣ、などの１つ以上の集積回路（integrated circuit：ＩＣ）の一部であってもよい。
チャネル１１６は、電気的伝送媒体を含み得る。電気的伝送媒体は、送信機１０８と受信機１１０との間のいかなるタイプの電気経路であってもよく、金属トレース、ビア、ケーブル、コネクタ、デカップリングキャパシタ、終端抵抗器などを含み得る。電気的伝送媒体は、低電圧差動信号（low-voltage differential signal：ＬＶＤＳ）経路などの差動信号経路であってもよい。
実施例では、送信機１０８は、データを有する基準クロックを送信しない。受信機１１０は、入来するシンボルストリームからクロックを抽出するためのクロックデータ復元（clock data recovery：ＣＤＲ）回路１１２を含む。抽出されたクロックは、入来するシンボルストリームをサンプリングして、送信されたビットを復元するために用いられる。
図２は、受信機１１０の一例を示すブロック図である。受信機１１０は、連続時間線形等化器（ＣＴＬＥ）２０２と、ＡＧＣ回路２０６と、スライサ２０４と、ＣＤＲ１１２と、オートゲインコントロール（ＡＧＣ）適応回路２０８と、ＣＴＬＥ適応回路２１０と、決定適応回路２１２とを含む。ＣＴＬＥ回路２０２は、チャネル１１６からアナログ信号を受信するように結合される。ＣＴＬＥ２０２は、ハイパスフィルタとして動作して、チャネル１１６のローパス特性を補償する。ＣＴＬＥ２０２の周波数応答のピークは、ＣＴＬＥ適応回路２１０によって調節することができる。ＣＴＬＥ２０２は、等化されたアナログ信号を出力し、ＡＧＣ回路２０６の入力に結合される。ＡＧＣ回路２０６は、ゲイン調節された信号をスライサ２０４に出力する。ＡＧＣ２０６のゲインは、ＡＧＣ適応回路２０８によって制御することができる。別の実施例では、ＡＧＣ回路２０６は、ＣＴＬＥ回路２０２の前にきてもよい。一般に、ＡＧＣ回路２０６の出力は、スライサ２０４、ＣＴＬＥ２０２などの受信機のさまざまな回路を含み得るフロントエンド回路に結合され得る。
スライサ２０４は、ＡＧＣ回路２０６に結合され、等化されゲイン調節されたアナログ信号を受信する。スライサ２０４は、等化されゲイン調節されたアナログ信号をサンプリングして、シンボル（ｋ）当たりデータサンプル（ｄｋ）およびエラーサンプル（ｅｋ）を生成するように動作可能である。スライサ２０４は、ボーレートで動作するサンプリングクロックに基づいて、等化されたアナログ信号からシンボルの決定を行う。決定適応回路２１２は、スライサ２０４の決定閾値を制御する。ＣＤＲ１１２は、スライサ２０４のサンプリング位相を制御する。決定適応回路２１２およびＣＤＲ１１２は、エラーサンプルの値を最小化するように動作する。
ＣＤＲ１１２は、スライサ２０４に結合され、データサンプルおよびエラーサンプルを受信する。ＣＤＲ１１２は、データサンプルおよびエラーサンプルに基づいて、シンボル当たりタイミングエラー値および波形推定値を両方とも生成する。ＣＤＲ１１２は、生成されたタイミングエラー値に基づいて、スライサ２０４のサンプリング位相を適応させるための制御信号を生成する。
決定適応回路２１２は、スライサ２０４に結合され、データサンプルおよびエラーサンプルを受信する。決定適応回路２１２は、データサンプルおよびエラーサンプルに基づいて、スライサ２０４の決定閾値を制御するための制御信号を生成する。決定適応回路２１２は、各々の処理されたシンボルについてメインカーソルのカーソル重み（ｈ０）も生成し、ＡＧＣ適応回路２０８に結合される。ＣＴＬＥ適応回路２１０は、スライサ２０４に結合され、データサンプルを受信する。ＣＴＬＥ適応回路２１０は、ＣＴＬＥ２０２のピーク周波数応答を調節するための制御信号を生成する。ＡＧＣ適応回路２０８は、決定適応回路２１２に結合され、メインカーソル大きさ信号を受信する。ＡＧＣ適応回路２０８は、ＡＧＣ回路２０６のゲインを調節するための制御信号を生成する。当該制御信号は、以下でさらに説明するＡＧＣ制御語を提供する。
図３は、実施例に係るＡＧＣ回路２０６を示すブロック図である。図３に示されるＡＧＣ回路２０６は、図２に示される受信機１１０などの受信機で用いられてもよく、またはその他のタイプの受信機およびオートゲインコントロールを必要とする他のタイプの回路で用いられてもよい。ＡＧＣ回路２０６は、ベース電流ゲイン回路３０２と、プログラム可能電流ゲイン回路３０８と、ブリーダ回路３１４と、負荷回路３１８とを含む。いくつかの実施例では、ＡＧＣ回路２０６は、デコーダ３２０をさらに含む。他の実施例では、デコーダ３２０は、外部回路（たとえば、ＡＧＣ適応回路２０８）の一部であってもよい。
ベース電流ゲイン回路３０２は、アナログ電圧（Ｖ＿ＩＮと記載）を受信するように構成された入力３２８を含む。入力３２８は、正および負の成分を有する差動入力である。ベース電流ゲイン回路３０２は、出力アナログ電圧（Ｖ＿ＯＵＴと記載）を提供するように構成された出力３３０を含む。出力３３０は、正および負の成分を有する差動出力である。出力アナログ電圧Ｖ＿ＯＵＴは、入力アナログ電圧Ｖ＿ＩＮに対して増幅されたり減衰されたりし得る。ベース電流ゲイン回路３０２は、プログラム可能ソースデジェネレーション抵抗３０４を有し、電流源３０６によってバイアスされる増幅器３０３を備える。実施例では、電流源３０６は、固定電流源（すなわち、プログラム可能でない）である。代替的に、いくつかの実施例では、電流源３０６は、プログラム可能であってもよい。ベース電流ゲイン回路３０２の一例については、以下で説明する。
プログラム可能電流ゲイン回路３０８は、ベース電流ゲイン回路３０２の入力３２８に結合された入力と、ベース電流ゲイン回路３０２の出力３３０に結合された出力とを有する。プログラム可能電流ゲイン回路３０８は、プログラム可能電流源３１２を用いてバイアスされる１つ以上の増幅器３０９を備える。プログラム可能電流ゲイン回路３０８における各増幅器３０９は、プログラム可能電流源３１２の１つ以上の分岐を含む。実施例では、プログラム可能電流ゲイン回路３０８は、プログラム可能ソースデジェネレーション抵抗３１０も含む。プログラム可能電流ゲイン回路３０８における各増幅器３０９は、プログラム可能ソースデジェネレーション抵抗３１０の１つ以上の分岐を含み得る。他の実施例では、プログラム可能ソースデジェネレーション抵抗３１０は省略される。プログラム可能電流ゲイン回路３０８の一例については、以下で説明する。
ブリーダ回路３１４は、ベース電流ゲイン回路３０２の出力３３０に結合された出力を有する。ブリーダ回路３１４は、プログラム可能電流源３１６を含む。ブリーダ回路３１４は、以下でさらに説明するようにプログラム可能な量の電流を電源（図示せず）から引き込むように構成される。ブリーダ回路３１４の一例については、以下で説明する。
負荷回路３１８は、ベース電流ゲイン回路３０２の出力３３０に結合される。負荷回路３１８は、ベース電流ゲイン回路３０２およびプログラム可能電流ゲイン回路３０８によって引き込まれた電流を出力アナログ電圧Ｖ＿ＯＵＴに変換するように構成される。固定抵抗を有する負荷、プログラム可能抵抗を有する負荷、いかなるタイプのピーキング技術（たとえば、シャント、直列、ｔコイルなど）も利用するためにインダクタンスと組み合わせられた抵抗（固定またはプログラム可能）を有する負荷などのさまざまなタイプの負荷回路を利用してもよい。負荷回路３１８の一例については、以下で説明する。
デコーダ３２０は、バイナリ符号語（バイナリＡＧＣ符号とも称される）を受信するように構成された入力と、出力３２２とを含む。デコーダ３２０は、バイナリＡＧＣ符号を温度計符号語（温度計符号、温度計符号語、ＡＧＣ符号およびＡＧＣ符号語とさまざまに称される）に変換するように構成されたデジタル回路を含む。すなわち、デコーダ３２０は、バイナリ−温度計デコーダを実現する。出力３２２は、ＡＧＣ符号を提供する。出力３２２の第１の部分３２２１（「第１のビット」または「デジェネレーション抵抗制御ビット」とも称される）は、ベース電流ゲイン回路３０２に結合されて、プログラム可能ソースデジェネレーション抵抗３０４を制御する。出力３２２の第２の部分３２２２（「第２のビット」または「電流源制御ビット」とも称される）は、プログラム可能電流ゲイン回路３０８に結合されて、プログラム可能電流源３１２を制御する。したがって、ＡＧＣ符号は、デジェネレーション抵抗制御ビットおよびプログラム可能電流源制御ビットで構成される。出力３２２の第２の部分３２２２の論理的補完物は、ブリーダ回路３１４に結合される。実施例では、ブリーダ回路３１４は、出力３２２の第２の部分３２２２を反転させるための論理インバータ回路を含み得る。代替的に、デコーダ３２０が論理インバータ回路を含んでもよい。
図４Ａは、実施例に係るデコーダ３２０によって出力されるＡＧＣ符号４００の一般的なフォーマットを示すブロック図である。当該実施例では、ＡＧＣ符号４００は、第１の部分４０２と、第２の部分４０４と、第３の部分４０６とを含む。第１の部分４０２は、ＡＧＣ符号４００の最下位ビット（least-significant bit：ＬＳＢ）（最下位部分）を備える。第３の部分４０６は、ＡＧＣ符号４００の最上位ビット（most-significant bit：ＭＳＢ）（最上位部分）を備える。第２の部分４０４は、最下位ビットと最上位ビットとの間のビット（中間ビットまたは中間部分）を含む。
ＡＧＣ符号４００の第１の部分４０２は、ベース電流ゲイン回路３０２におけるプログラム可能ソースデジェネレーション抵抗３０４を制御する。第１の部分４０２は、出力３２２の第１の部分３２２１のビットのみ（デジェネレーション抵抗制御ビットのみ）を含む。したがって、ＡＧＣ符号４００の最下位ビットは、プログラム可能ソースデジェネレーション抵抗３０４のシーケンシャルな制御を提供する。すなわち、第１の部分４０２におけるビットを連続的に設定することにより、プログラム可能ソースデジェネレーション抵抗３０４が減少し、第１の部分４０２におけるビットを連続的に設定しないことにより、プログラム可能ソースデジェネレーション抵抗３０４が増加する。
ＡＧＣ符号４００の第３の部分４０６は、プログラム可能電流ゲイン回路３０８におけるプログラム可能電流源３１２を制御する。第３の部分４０６は、出力３２２の第２の部分３２２２のビットのみ（電流源制御ビットのみ）を含む。したがって、ＡＧＣ符号４００の最上位ビットは、プログラム可能電流源３１２のシーケンシャルな制御を提供する。すなわち、第３の部分４０６におけるビットを連続的に設定することにより、プログラム可能電流源３１２の分岐が活性化され、第３の部分４０６におけるビットを連続的に設定しないことにより、プログラム可能電流源３１２の分岐が不活性化される。
ＡＧＣ符号４００の第２の部分４０４は、プログラム可能ソースデジェネレーション抵抗３０４もプログラム可能電流源３１２も制御する。第２の部分４０４は、出力の第２の部分３２２２のビットをインターリーブされた出力３２２の第１の部分３２２１のビット（すなわち、電流源制御ビットをインターリーブされたデジェネレーション制御ビット）を含む。すなわち、第２の部分４０４は、１つ以上のデジェネレーション制御ビットの組と１つ以上の電流源制御ビットの組との間を行ったり来たりする。実施例では、インターリービング比率は、１：１である。すなわち、第２の部分４０４は、１つの電流源制御ビットと１つのデジェネレーション抵抗制御ビットとの間を行ったり来たりする。他のインターリービング比率が利用されてもよい。たとえば、第２の部分４０４は、２：１というインターリービング比率（すなわち、２つの電流源制御ビット対１つのデジェネレーション抵抗制御ビット）、１：２というインターリービング比率（すなわち、１つの電流源制御ビット対２つのデジェネレーション抵抗制御ビット）、またはその他の比率を含み得る。
一般に、バイナリＡＧＣ符号は、Ｎ個のビットを含み、Ｎは正の整数である。このような場合、ＡＧＣ符号４００の幅は、２Ｎ−１であり得る。図４Ｂは、Ｎ＝５の実施例に係るＡＧＣ符号４００の具体的なフォーマットを示すブロック図である。すなわち、バイナリＡＧＣ符号は５個のビットを含み、ＡＧＣ符号４００（温度計符号）は３１個のビットを含む。このような場合、ＡＧＣ回路２０６には３２個の異なるゲイン設定が存在する。バイナリ語１１１１１が３１ビット温度計符号１１１．．．１に変換されるまで、バイナリ語０００００は３１ビット温度計符号０００．．．０に変換され、バイナリ語００００１は３１ビット温度計符号０００．．．１に変換され、バイナリ語０００１０は３１ビット温度計符号０００．．．１１に変換される、などである。ＡＧＣ回路２０６の要求されるダイナミックレンジおよび各ゲインステップの要求される導出によって、Ｎの値は、５よりも大きくてもよく、５よりも小さくてもよい。
図４Ｂの実施例では、ＡＧＣ符号４００の第１の部分４０２は、本明細書ではＡＧＣ＜１＞、ＡＧＣ＜２＞、ＡＧＣ＜３＞およびＡＧＣ＜４＞（まとめてＡＧＣ＜４：１＞）と記載される４個のビットを含む。ＡＧＣ符号４００のビットＡＧＣ＜４：１＞は、それらがベース電流ゲイン回路３０２におけるプログラム可能ソースデジェネレーション抵抗３０４を制御することを示すために網掛けで示されている。網掛けなしのＡＧＣ符号４００におけるビットは、プログラム可能電流ゲイン回路３０８におけるプログラム可能電流源３１２を制御する。
ＡＧＣ符号４００の第２の部分４０４は、本明細書ではＡＧＣ＜５＞、ＡＧＣ＜６＞．．．ＡＧＣ＜１８＞（まとめてＡＧＣ＜１８：５＞）と記載される１４個のビットを含む。図４Ｂの実施例では、第２の部分４０４におけるビットは、プログラム可能電流源３１２におけるイネーブルにされた電流分岐を増加させることと、プログラム可能ソースデジェネレーション抵抗３０４におけるソースデジェネレーション抵抗を減少させることを交互に行う。したがって、ビットＡＧＣ＜５＞、ＡＧＣ＜７＞、ＡＧＣ＜９＞、ＡＧＣ＜１１＞、ＡＧＣ＜１３＞、ＡＧＣ＜１５＞およびＡＧＣ＜１７＞は、プログラム可能電流源３１２を制御する。ビットＡＧＣ＜６＞、ＡＧＣ＜８＞、ＡＧＣ＜１０＞、ＡＧＣ＜１２＞、ＡＧＣ＜１４＞、ＡＧＣ＜１６＞およびＡＧＣ＜１８＞は、プログラム可能ソースデジェネレーション抵抗３０４を制御する。
ＡＧＣ符号４００の第３の部分４０６は、本明細書ではＡＧＣ＜１９＞、ＡＧＣ＜２０＞．．．ＡＧＣ＜３１＞（まとめてＡＧＣ＜３１：１９＞）と記載される１３個のビットを含む。ＡＧＣ符号４００のビットＡＧＣ＜３１：１９＞は、それらがプログラム可能電流源３１２を制御することを示すために網掛けなしで示されている。
図４Ａに戻って、ＡＧＣ符号４００の第１の部分４０２の幅は、一般に、Ｍ個のビットを含み、Ｍはゼロ以上である。したがって、実施例では、Ｍ＝０であり、第２の部分４０４は、ＡＧＣ符号４００の最下位ビットになる（すなわち、シーケンシャルなソースデジェネレーション抵抗の制御を提供する第１の部分４０２は省略される）。他の実施例では、Ｍは正の整数である。図４Ｂの実施例では、Ｍ＝４である。
第２の部分４０４の幅は、プログラム可能ソースデジェネレーション抵抗３０４の分岐の数および特定のインターリービング比率によって決まる。図４Ｂの実施例では、第２の部分４０４は、プログラム可能ソースデジェネレーション抵抗３０４を制御する７個のビットを含み、そのため、プログラム可能ソースデジェネレーション抵抗３０４は、合計１１個の分岐を含む。また、図４Ｂの実施例では、第２の部分４０４は、１：１というインターリービング比率を含み、そのため、第２の部分の合計幅は、１４ビットである（７個の電流源制御ビット＋７個のデジェネレーション抵抗制御ビット）。
第３の部分４０６の幅は、プログラム可能電流源３１２の分岐の数および第２の部分４０４で用いられる特定のインターリービング比率によって決まる。図４Ｂの実施例では、第３の部分４０６は、プログラム可能電流源３１２のそれぞれ１３個の分岐を制御する１３個のビットを含む。したがって、図４Ｂの実施例では、プログラム可能電流源３１２は、合計２０個の分岐（７個は第２の部分４０４によって制御され、１３個は第３の部分４０６によって制御される）を含む。一般に、第３の部分の幅は、ゼロ以上であり得る。したがって、実施例では、第３の部分４０６は省略されてもよく、第２の部分４０４がＡＧＣ符号４００の最上位ビットになる。
図３、図４Ａおよび図４Ｂを参照して、ＡＧＣ回路２０６のゲインは、ＡＧＣ符号４００のビットをオン／オフにすることによって制御される。実施例では、ゲインコントロールは、ＡＧＣ符号４００の各ビットが設定されるときにゲインが増加するように単調である。実施例では、電流源３０６は、固定電流源である。ベース電流ゲイン回路３０２内では、ゲインは、プログラム可能ソースデジェネレーション抵抗３０４の分岐をオン／オフにすることによって制御される。すなわち、ゲインは、プログラム可能ソースデジェネレーション抵抗３０４の分岐をオンにすることによって増加させることができ、プログラム可能ソースデジェネレーション抵抗３０４の分岐をオフにすることによって減少させることができる。
プログラム可能電流ゲイン回路３０８内では、ゲインは、プログラム可能電流源３１２の分岐をオン／オフにすることによって制御される。プログラム可能電流源３１２の分岐は、増幅器３０９の中に分散されている。以下で説明する実施例では、各増幅器３０９は、プログラム可能電流源３１２の２個の分岐を含む。他の実施例では、各増幅器３０９は、プログラム可能電流源３１２の２個の分岐よりも多くの分岐を含んでもよく、それよりも少ない分岐を含んでもよい。プログラム可能電流源３１２の第１の分岐がイネーブルにされると、第１の増幅器３０９もイネーブルにされる。したがって、ゲインは、バイアス電流およびトランスコンダクタンス（Ｇｍ）を増加させることによって増加される。プログラム可能電流源３１２の他の分岐がイネーブルにされると、他の増幅器３０９がイネーブルにされ、バイアス電流およびＧｍをさらに増加させてゲインを増加させ得る。プログラム可能電流ゲイン回路３０８がプログラム可能ソースデジェネレーション抵抗３１０を含む場合には、プログラム可能ソースデジェネレーション抵抗３１０の分岐は、プログラム可能電流源３１２の分岐と同様に、増幅器３０９の中に分散され得る。プログラム可能電流源３１２の分岐がイネーブルにされると、プログラム可能ソースデジェネレーション抵抗３１０の分岐がイネーブルにされ得て、ソースデジェネレーション抵抗およびイネーブルにされた電流分岐当たりのゲイン増加を制御する。
ＡＧＣ回路では、ゲインが小さい場合、ＡＧＣ符号当たりのゲインステップも、細かい調整および導出を維持するために小さくあるべきである。したがって、ＡＧＣ回路ではデシベル（ｄＢ）線形ゲインコントロールが望ましいことが多い。第１のＭ個のＡＧＣ符号（たとえば、ＡＧＣ＜４：１＞）では、ベース電流ゲイン回路３０２におけるプログラム可能ソースデジェネレーション抵抗３０４の分岐をオンにすることによってのみゲインを増加させる。Ｍ番目のＡＧＣ符号の後で、さらなるＡＧＣ符号がプログラム可能電流ゲイン回路３０８におけるプログラム可能電流源３１２の分岐をイネーブルにすることを開始して、ゲインおよびバイアス電流を増加させる。ゲインコントロールは、Ｍ番目のＡＧＣ符号（たとえば、Ｍ＝４の場合、ＡＧＣ＜１８：５＞）の後で、インターリーブされた態様でベース電流ゲイン回路３０２とプログラム可能電流ゲイン回路３０８との間に分散される。このようにベース電流ゲイン回路３０２とプログラム可能電流ゲイン回路３０８との間をインターリーブされた態様で行ったり来たりすることは、（たとえば、１：１インターリービングでは）他の全てのＡＧＣ符号においてバイアス電流の増加を生じさせ、プログラム可能ソースデジェネレーション抵抗３０４の全ての分岐がイネーブルにされるまで継続する。このように、ゲインが増加するにつれてバイアス電流が増加し、線形性は損なわれない。また、ベース電流ゲイン回路３０２の制御とプログラム可能電流ゲイン回路３０８の制御との間を行ったり来たりすることにより、ｄＢ線形制御された優れたＡＧＣゲインステップが提供される。
図５Ａは、実施例に係るベース電流ゲイン回路３０２を示す概略図である。ベース電流ゲイン回路３０２は、トランジスタ対５０６と、固定抵抗５０８と、切替可能抵抗分岐５１４と、電流源３０６とを含む。トランジスタ対５０６は、増幅器３０３を実現し、固定抵抗５０８および切替可能抵抗分岐５１４は、プログラム可能ソースデジェネレーション抵抗３０４を実現する。
トランジスタ対５０６は、トランジスタ５０６１とトランジスタ５０６２とを含む。トランジスタ５０６１および５０６２は、Ｎチャネル電界効果トランジスタ（field effect transistor：ＦＥＴ）である。たとえば、トランジスタ５０６１および５０６２は、Ｎ型金属酸化膜半導体ＦＥＴ（metal oxide semiconductor FET：ＭＯＳＦＥＴ）であってもよい。トランジスタ５０６１のゲートは、差動入力電圧Ｖ＿ＩＮの正の成分（Ｉｎ＿Ｐと記載）を受信するように結合される。トランジスタ５０６２のゲートは、差動入力電圧Ｖ＿ＩＮの負の成分（Ｉｎ＿Ｎと記載）を受信するように結合される。トランジスタ５０６１のドレインは、差動出力電圧Ｖ＿ＯＵＴの負の成分（Ｏｕｔ＿Ｎと記載）を提供するように結合される。トランジスタ５０６２のドレインは、差動出力電圧Ｖ＿ＯＵＴの正の成分（Ｏｕｔ＿Ｐと記載）を提供するように結合される。実施例では、固定抵抗５０８は、抵抗器５０８２と直列に結合された抵抗器５０８１を含む。トランジスタ５０６１のソースは、固定抵抗５０８の一方の側に結合され、トランジスタ５０６２のソースは、固定抵抗５０８の他方の側に結合される。
切替可能抵抗分岐５１４は、複数の分岐５１４１〜５１４Ｍおよび５１４（Ｍ＋２）、５１４（Ｍ＋４）．．．５１４（Ｍ＋ｎ）を含む。切替可能抵抗分岐５１４は、互いに並列に結合され、固定抵抗５０８と並列に結合される。実施例では、各々の切替可能抵抗分岐５１４は、直列に結合された抵抗器５１０１、トランジスタ５１４および抵抗器５１０２を含む。トランジスタ５１２のソースおよびドレインは、抵抗器５１０１および抵抗器５１０２にそれぞれ結合される。トランジスタ５１２のゲートは、ＡＧＣ符号４００のビットを受信するように結合される。分岐５１４（Ｍ＋ｎ）がビットＡＧＣ＜Ｍ＋ｎ＞を受信するまで、分岐５１４１はビットＡＧＣ＜１＞を受信し、分岐５１４ＭはビットＡＧＣ＜Ｍ＞を受信する、などである。切替可能抵抗分岐５１４は、他の構成を含んでもよい。たとえば、各々の切替可能抵抗分岐は、一対のトランジスタの間に結合された抵抗器を含んでもよい。
電流源３０６は、第１の電流源５１６１と第２の電流源５１６２とを含む。第１の電流源５１６１は、トランジスタ５０６１のソースと基準電圧（たとえば、電気接地）との間に結合される。第２の電流源５１６２は、トランジスタ５０６２のソースと基準電圧との間に結合される。各電流源５１６１および５１６２は、ＩＢｉａｓ＿Ｂａｓｅと記載される電流を下げる。
図５Ａは、負荷回路３１８の一例も示している。実施例では、負荷回路３１８は、インダクタ５０４１および５０４２と、プログラム可能抵抗器５０２１および５０２２とを含む。インダクタ５０４１は、プログラム可能抵抗器５０２１と直列に結合され、インダクタ５０４２は、プログラム可能抵抗器５０２２と直列に結合される。インダクタ５０４１とプログラム可能抵抗器５０２１との直列の組み合わせは、供給電圧５１８とトランジスタ５０６１のドレインとの間に結合される。インダクタ５０４２とプログラム可能抵抗器５０２２との直列の組み合わせは、供給電圧５１８とトランジスタ５０６２のドレインとの間に結合される。プログラム可能抵抗器５０２は、プロセスおよび温度変動（process and temperature variations：ＰＶＴ）を考慮に入れるようにプログラムすることができる。インダクタ５０４は、誘導性ピーキングを提供する。上記のように、負荷回路３１８は、他の構成を有してもよい。
動作時、ＡＧＣ符号４００がゼロである場合（すなわち、ＡＧＣ＜３１：１＞のうちいずれも設定されない場合）、プログラム可能ソースデジェネレーション抵抗３０４は、固定抵抗５０８のみを含む。したがって、ソースデジェネレーション抵抗は、その最高値にある。バイアス電流はＩＢｉａｓ＿Ｂａｓｅに等しく、これはＡＧＣ回路２０６の最低バイアス電流である。このゲイン設定が低いので、線形性に必要な振幅も低い。したがって、小さなバイアス電流を用いることによって線形性が損なわれることはない。ＡＧＣ符号４００が増加すると（たとえば、ＡＧＣ符号４００のより多くのビットが設定されると）、より多くの切替可能抵抗分岐５１４がイネーブルにされ、ソースデジェネレーション抵抗を減少させ、ＡＧＣ回路２０６のゲインを増加させる。
ＡＧＣ符号が（Ｍ＋ｎ）に達すると、プログラム可能ソースデジェネレーション抵抗３０４の全ての分岐がイネーブルにされる。ＡＧＣ符号が（Ｍ＋ｎ）よりも大きくなると、最大ＡＧＣ符号（たとえば、図４Ｂの実施例ではＡＧＣ＜３１＞）に達するまで、各ＡＧＣ符号は、プログラム可能電流源３１２の分岐をオンにして、より多くのバイアス電流を提供する。切替可能抵抗分岐５１４の数は、設計仕様によって決まる。ゲイン符号が高ければ、ゲイン比率に対して一定のゲインステップ（ｄＢの点で一定のゲインステップ）を維持するために、大きなゲインステップが好まれる。したがって、大きなゲイン符号では、プログラム可能ソースデジェネレーション抵抗３０４は調節されない。それどころか、プログラム可能電流ゲイン回路３０８のみが調節され、大きなゲインステップを実現する。これは、また、プログラム可能ソースデジェネレーション抵抗３０４のサイズを小さくし、寄生キャパシタンスを減少させる。図４Ｂの実施例では、Ｍ＝４であり、これは、インターリービングがＡＧＣ符号Ｍ＋１＝５で開始することを意味する。設計仕様によっては、インターリービングが最低ＡＧＣ符号ですぐに開始するように、Ｍは、４よりも大きくてもよく、１程度であってもよい。
図５Ｂは、別の実施例に係るベース電流ゲイン回路３０２を示す概略図である。図５Ａの要素と同一または同様の図５Ｂにおける要素は、同一の参照番号で示されている。図５Ｂの実施例では、増幅器３０３のトランジスタは、Ｐ型ＭＯＳＦＥＴなどのＰチャネルＦＥＴを備える。すなわち、ベース電流ゲイン回路３０２は、トランジスタ５２０１とトランジスタ５２０２とを備えるトランジスタ対５２０を含む。トランジスタ５２０１および５２０２のソースは、固定抵抗５０８および切替可能抵抗分岐５１４のそれぞれの端子に結合される。トランジスタ５２０１および５２０２のドレインは、負荷回路３１８に結合される。トランジスタ５２０１および５２０２のゲートは、電圧Ｉｎ＿ＰおよびＩｎ＿Ｎをそれぞれ受信する。図５Ｂに示されるベース電流ゲイン回路３０２は、上記の図５Ａに示される実施例と同様に動作する。
図６は、実施例に係るプログラム可能電流ゲイン回路３０８を示すブロック図である。プログラム可能電流ゲイン回路３０８は、複数の電流ゲインセル６０８を含む。この実施例では、プログラム可能電流ゲイン回路３０８は、１０個の電流ゲインセル６０８１〜６０８１０を含む。他の実施例では、プログラム可能電流ゲイン回路３０８は、より多くの電流ゲインセル６０８を含んでもよく、より少ない電流ゲインセル６０８を含んでもよい。各電流ゲインセル６０８は、差動入力（ＶｉｎｐおよびＶｉｎｎ）と差動出力（ＶｏｕｔｎおよびＶｏｕｔｐ）とを含む。各電流ゲインセル６０８の差動入力は、差動入力３２８Ｐおよび３２８Ｎに結合される。各電流ゲインセル６０８の差動出力は、差動出力３３０Ｐおよび３３０Ｎに結合される。
各電流ゲインセル６０８は、プログラム可能電流源３１２のそれぞれの１つ以上の分岐をイネーブルにするための１つ以上のイネーブル入力を含む。この実施例では、各電流ゲインセル６０８は、Ｅｎ＜１＞およびＥｎ＜２＞と記載される２つのイネーブル入力を含む。電流ゲインセル６０８１０がそれぞれのビットＡＧＣ＜３０＞およびＡＧＣ＜３１＞を受信するように結合されるまで、電流ゲインセル６０８１のイネーブル入力Ｅｎ＜１＞およびＥｎ＜２＞は、ＡＧＣ符号４００のそれぞれのビットＡＧＣ＜Ｍ＋１＞およびＡＧＣ＜Ｍ＋３＞を受信するように結合され、電流ゲインセル６０８２のイネーブル入力Ｅｎ＜１＞およびＥｎ＜２＞は、それぞれのビットＡＧＣ＜Ｍ＋５＞およびＡＧＣ＜Ｍ＋７＞を受信するように結合される、などである。
図６に示されるプログラム可能電流ゲイン回路３０８の例は、図４Ｂに示される例示的なＡＧＣ符号４００に対応する。図４Ｂに示されるように、ＡＧＣ符号４００は、プログラム可能電流源３１２の分岐を制御するように構成された２０個のビットを含む。図６の実施例では、プログラム可能電流ゲイン回路３０８は、１０個の電流ゲインセルを含み、当該１０個の電流ゲインセルの各々は、プログラム可能電流源３１２の２０個の分岐をそれぞれ制御するための合計２０個のイネーブル入力のために２個のイネーブル入力を有する。イネーブルにされるプログラム可能電流源３１２の２個の分岐ごとに１個の電流ゲインセル６０８がイネーブルにされる。他の実施例では、１０個よりも多くの電流ゲインセルがあってもよく、１０個よりも少ない電流ゲインセルがあってもよい。さらに、他の実施例では、各電流ゲインセル６０８は、より多くのイネーブル入力を有してもよく、より少ないイネーブル入力を有してもよい。
図７は、実施例に係るブリーダ回路３１４を示すブロック図である。ブリーダ回路３１４は、バイアス電圧を受信するように結合された入力（Ｖｉｎ）を含む。ブリーダ回路３１４は、差動出力３３０Ｎおよび３３０Ｐに結合された差動出力（ＶｏｕｔＮ、Ｖｏｕｔｐ）を含む。ブリーダ回路３１４は、複数のイネーブル入力Ｅｎ＜１＞〜Ｅｎ＜Ｋ＞を含み、Ｋは、プログラム可能電流源３１２を制御するＡＧＣ符号４００におけるビットの数に等しい。図４Ｂの実施例では、ＡＧＣ符号４００は、プログラム可能電流源３１２を制御するように構成された２０個のビットを含むため、当該実施例では、Ｋ＝２０である。イネーブル入力の各々は、ＡＧＣ符号４００のビットの論理的補完物を受信するように構成される。具体的には、イネーブル入力Ｅｎ＜Ｋ＞（Ｋ＝２０）がＡＧＣ＜３１＞の論理的補完物を受信するまで、イネーブル入力Ｅｎ＜１＞はＡＧＣ＜Ｍ＋１＞の論理的補完物を受信し、イネーブル入力Ｅｎ＜２＞はＡＧＣ＜Ｍ＋３＞の論理的補完物を受信する、などである。各々のイネーブル入力は、プログラム可能電流源３１６の分岐をイネーブルにするように構成される。
動作時、プログラム可能電流源３１６は、プログラム可能電流源３１２と同数の分岐を含む。プログラム可能電流源３１６の分岐は、イネーブルにされるプログラム可能電流源３１２の各分岐についてディスエーブルにされる。図４Ａの実施例では、ＡＧＣ符号０〜Ｍまでは、全ての電流ゲインセル６０８がオフであり（イネーブルにされるプログラム可能電流源３１２の分岐はない）、プログラム可能電流源３１６の分岐は全てオンである。ＡＧＣ符号Ｍ＋１〜３１までは、プログラム可能電流源３１６の分岐が各符号についてディスエーブルにされる。このように、ＡＧＣ回路２０６によって引き込まれる合計ＤＣ電流は一定のままであり、固定された共通モードをもたらす。ＡＧＣ回路２０６によって引き込まれる合計ＤＣ電流が一定である場合、ＡＧＣ回路２０６のゲインに影響を及ぼすバイアス電流は、電流ゲインセル６０８をイネーブルにしたりディスエーブルにしたりすることによりＡＧＣ符号とともに変化する。これは、ブリーダ回路３１４が、入力信号Ｖ＿ＩＮに結合されるのではなく、別々の入力バイアス信号を受信するように結合されるからである。したがって、ブリーダ回路３１４によって引き込まれる電流は、共通モードにのみ影響を及ぼし、信号ゲインには影響を及ぼさない。
図８Ａ〜図８Ｄは、電流ゲインセル６０８の一例を示す概略図である。図８Ａに示されるように、電流ゲインセル６０８は、トランジスタ８０６１とトランジスタ８０６２とを備えるトランジスタ対８０６を含む。トランジスタ８０６１および８０６２は、ＮチャネルＦＥＴ（たとえば、Ｎ型ＭＯＳＦＥＴ）を備える。トランジスタ８０６１および８０６２のドレインは、出力３３０Ｎおよび３３０Ｐにそれぞれ結合される。トランジスタ８０６１および８０６２のゲートは、入力３２８Ｐおよび３２８Ｎにそれぞれ結合される。
図８Ａの実施例では、電流ゲインセル６０８は、プログラム可能ソースデジェネレーション抵抗３１０の分岐８１４１および８１４２を含む。各分岐８１４１は、直列に結合された抵抗器８１０１、トランジスタ８１２および抵抗器８１０２を含む。分岐８１４は、トランジスタ８０６１のソースとトランジスタ８０６２のソースとの間に並列に結合される。分岐８１４１におけるトランジスタ８１２のゲートは、イネーブル信号Ｅｎ＜１＞を受信し、分岐８１４２におけるトランジスタ８１２のゲートは、イネーブル信号Ｅｎ＜２＞を受信する。
図８Ａの実施例では、電流ゲインセル６０８は、分岐８０２および分岐８０４と記載されるプログラム可能電流源３１２の２つの分岐を含む。分岐８０２は、イネーブル信号Ｅｎ＜１＞によってイネーブルにされ、分岐８０４は、イネーブル信号Ｅｎ＜２＞によってイネーブルにされる。分岐８０２は、トランジスタ８０６１のソースと基準電圧との間に結合された電流源８０２１と、トランジスタ８０６２のソースと基準電圧との間に結合された電流源８０２２とを含む。分岐８０４は、電流源８０２１と並列の電流源８０４１と、電流源８０２２と並列の電流源８０４２とを含む。
動作時、イネーブル信号が両方とも未設定であれば、電流ゲインセル６０８はディスエーブルにされる。イネーブル信号Ｅｎ＜１＞が設定されると、プログラム可能電流源３１２の分岐８０２およびプログラム可能ソースデジェネレーション抵抗３１０の分岐８１４１がイネーブルにされる。イネーブル信号Ｅｎ＜１＞およびＥｎ＜２＞が両方とも設定されると、プログラム可能電流源３１２の両方の分岐８０２および８０４、ならびに、プログラム可能ソースデジェネレーション抵抗３１０の両方の分岐８１４１および８１４２がイネーブルにされる。イネーブルにされると、電流ゲインセル６０８は、バイアス電流を増加させて入力トランジスタサイズを事実上増加させる（すなわち、Ｇｍを増加させる）ことによってゲインを増加させる。電流ゲインセル６０８のゲインは、ベース電流ゲイン回路３０２のゲインに線形に追加される。電流ゲインセル６０８をオンにすることは、バイアス電流および増幅器回路の入力トランジスタの有効幅を増加させることと同様である。
図８Ａの要素と同一または同様の図８Ｂにおける要素は、同一の参照番号で示されている。図８Ｂの実施例では、Ｎチャネルトランジスタは、Ｐチャネルトランジスタ（たとえば、Ｐ型ＭＯＳＦＥＴ）と置き換えられている。すなわち、電流ゲインセル６０８は、上記のトランジスタ８０６１および８０６２と同様に構成されたトランジスタ８２０１および８２０２を含む。プログラム可能電流源３１２の分岐８０２および８０４は、トランジスタ８２０１および８２０２のソースと電圧供給５１８との間に結合される。図８Ｂに示される電流ゲインセル６０８は、上記と同様に動作する。
図８Ａの要素と同一または同様の図８Ｃにおける要素は、同一の参照番号で示されている。図８Ｃの実施例では、プログラム可能ソースデジェネレーション抵抗３１０は省略されている。トランジスタ８０６１のソースおよびトランジスタ８０６２のソースは、結合されている。プログラム可能電流源３１２の分岐８０２および８０４は、トランジスタ８０６１および８０６２のソースと基準電圧との間に並列に結合される。図８Ｃに示される電流ゲインセル６０８は、上記と同様に動作するが、ソースデジェネレーション抵抗を持たない。
図８Ｂの要素と同一または同様の図８Ｄにおける要素は、同一の参照番号で示されている。図８Ｄの実施例では、プログラム可能ソースデジェネレーション抵抗３１０は省略されている。トランジスタ８２０１のソースおよびトランジスタ８２０２のソースは、結合されている。プログラム可能電流源３１２の分岐８０２および８０４は、トランジスタ８２０１および８２０２のソースと供給電圧５１８との間に並列に結合される。図８Ｄに示される電流ゲインセル６０８は、上記と同様に動作するが、ソースデジェネレーション抵抗を持たない。
図９Ａは、実施例に係るブリーダ回路３１４を示す概略図である。ブリーダ回路３１４は、トランジスタ９０６１とトランジスタ９０６２とを備えるトランジスタ対９０６を含む。トランジスタ９０６１および９０６２のドレインは、出力３３０Ｎおよび３３０Ｐにそれぞれ結合される。トランジスタ９０６１および９０６２のゲートは、バイアス電圧Ｖｉｎを受信するように結合される。プログラム可能電流源３１６は、Ｋ個のイネーブル信号Ｅｎ＜１＞〜Ｅｎ＜Ｋ＞にそれぞれ対応するＫ個の分岐９０２１〜９０２Ｋを含む。各分岐は、一対の電流源（ＡおよびＢと表記）を含む。したがって、分岐９０２Ｋが電流源９０２ＡＫと９０２ＢＫとを含むまで、分岐９０２１は電流源９０２Ａ１と９０２Ｂ１とを含み、分岐９０２２は電流源９０２Ａ２と９０２Ｂ２とを含む、などである。電流源９０２Ａは、トランジスタ９０６１のソースと基準電圧との間に結合される。電流源９０２Ｂは、トランジスタ９０６２のソースと基準電圧との間に結合される。電流源９０２Ａは並列に結合され、電流源９０２Ｂは並列に結合される。ブリーダ回路３１４の動作については、すでに説明している。図９は、ブリーダ回路３１４の一例を示しているに過ぎない。ブリーダ回路３１４は、さまざまな構成を有してもよい。一般に、ブリーダ回路３１４は、各々がプログラム可能電流源３１６の１つ以上の分岐を有する１つ以上のセルを含む。各セルは、図９に示されるＮチャネルトランジスタを用いて構成されてもよく、図８Ｂおよび図８Ｄに示される電流ゲインセル６０８と同様の構成のＰチャネルトランジスタを用いて構成されてもよい。
図９Ｂは、別の実施例に係るブリーダ回路３１４を示す概略図である。図９Ａの要素と同一または同様の要素は、同一の参照番号で示されており、すでに説明している。この実施例では、Ｎチャネルトランジスタ９０６は、Ｐチャネルトランジスタ９２０（たとえば、Ｐ型ＭＯＳＦＥＴ）と置き換えられている。すなわち、ブリーダ回路３１４は、Ｎチャネルトランジスタ９０６１およびＮチャネルトランジスタ９０６２の代わりに、Ｐチャネルトランジスタ９２０１とＰチャネル９２０２とを含む。電流源９０２は、供給電圧５１８とＰチャネルトランジスタ９２０のソースとの間に結合される。
図１０は、実施例に係るオートゲインコントロール方法１０００を示すフロー図である。方法１０００は、上記のＡＧＣ回路２０６によって実行可能であり、上記の動作を要約している。方法１０００は、ステップ１００２から開始し、ステップ１００２において、ベース電流ゲイン回路３０２とプログラム可能電流ゲイン回路３０８とブリーダ回路３１４とを有するＡＧＣ回路２０６を制御するためのＡＧＣ符号語を生成するようにデコーダ３２０が制御される。例示的なＡＧＣ符号語は、上記の図４Ａおよび図４Ｂに示されている。
ステップ１００４において、ＡＧＣ符号語の第１のビットにベース電流ゲイン回路のプログラム可能ソースデジェネレーション抵抗３０４を制御させるようにデコーダ３２０が制御される。図４Ａの実施例では、ステップ１００４において言及される第１のビットは、第１の部分４０２内の全てのビットおよび第２の部分４０４内のいくつかのビットを備える。図４Ｂの実施例では、ステップ１００４において言及される第１のビットは、ＡＧＣ＜４：１＞およびＡＧＣ＜６＞、ＡＧＣ＜８＞．．．ＡＧＣ＜１８＞を備える。
ステップ１００６において、ＡＧＣ符号語の第２のビットにプログラム可能電流ゲイン回路３０８のプログラム可能電流源３１２を制御させるようにデコーダ３２０が制御される。図４Ａの実施例では、ステップ１００６において言及される第２のビットは、第３の部分４０６内の全てのビットおよび第２の部分４０４内のいくつかのビットを備える。図４Ｂの実施例では、ステップ１００６において言及される第２のビットは、ＡＧＣ＜３１：１９＞およびＡＧＣ＜５＞、ＡＧＣ＜７＞．．．ＡＧＣ＜１７＞を備える。
ステップ１００８において、ブリーダ回路３１４のデコーダ３２０は、ＡＧＣ符号語の第２のビットを論理的に補完して、プログラム可能電流源３１６を制御する。
本明細書に記載されているＡＧＣ回路２０６は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのＩＣまたは他のタイプのプログラマブルＩＣに配置された直列受信機または送受信機で用いられ得る。図１１は、ＦＰＧＡ１１００のアーキテクチャを示し、ＦＰＧＡ１１００は、多数の異なるプログラム可能タイルを含み、当該プログラム可能タイルは、マルチギガビット送受信機（「ＭＧＴ」）１と、コンフィギュラブル論理ブロック（「ＣＬＢ」）２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３と、入力／出力ブロック（「ＩＯＢ」）４と、コンフィギュレーションおよびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５と、デジタル信号処理ブロック（「ＤＳＰ」）６と、専門入力／出力ブロック（「Ｉ／Ｏ」）７（たとえば、コンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理などの他のプログラム可能論理８とを含む。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１０も含む。
いくつかのＦＰＧＡでは、各々のプログラム可能タイルは、図１１の上部に含まれる例によって示されるように、同一のタイル内でプログラム可能論理要素の入力および出力端子２０に対する接続を有する少なくとも１つのプログラム可能相互接続要素（「ＩＮＴ」）１１を含み得る。各々のプログラム可能相互接続要素１１は、同一のタイルまたは他のタイルにおける隣接するプログラム可能相互接続要素の相互接続セグメント２２に対する接続も含み得る。各々のプログラム可能相互接続要素１１は、論路ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント２４に対する接続も含み得る。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント２４）のトラックを備える論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間にルーティングチャネルを含み得る。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント２４）は、１つ以上の論理ブロックにまたがっていてもよい。プログラム可能相互接続要素１１は、一般的なルーティングリソースとともに、示されているＦＰＧＡのためのプログラム可能相互接続構造（「プログラム可能相互接続」）を実現する。
例示的な実現例では、ＣＬＢ２は、ユーザ論理＋単一のプログラム可能相互接続要素（「ＩＮＴ」）１１を実現するようにプログラム可能なコンフィギュラブル論理要素（「ＣＬＥ」）１２を含み得る。ＢＲＡＭ３は、１つ以上のプログラム可能相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１３を含み得る。一般に、タイルに含まれる相互接続要素の数は、タイルの高さによって決まる。示されている実施例では、ＢＲＡＭタイルは、５個のＣＬＢと同一の高さを有しているが、他の数（たとえば、４個）も用いられてもよい。ＤＳＰタイル６は、適切な数のプログラム可能相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１４を含み得る。ＩＯＢ４は、たとえば、プログラム可能相互接続要素１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）１５の２つのインスタンスを含み得る。当業者に明らかであるように、たとえばＩ／Ｏ論理要素１５に接続される実際のＩ／Ｏパッドは、一般に、入力／出力論理要素１５の領域に限定されない。
示されている実施例では、（図１１に示される）ダイの中心付近の水平な領域がコンフィギュレーション、クロックおよび他の制御論理に用いられる。この水平な領域または列から延在する垂直な列９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分散させることに用いられる。
図１１に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を乱すさらなる論理ブロックを含む。当該さらなる論理ブロックは、プログラム可能ブロックおよび／または専用論理であってもよい。たとえば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。プロセッサブロック１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラム可能処理システムまでのさまざまなコンポーネントを含み得る。
なお、図１１は、例示的なＦＰＧＡアーキテクチャを示すように意図されているに過ぎない。たとえば、一行の中の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対的サイズ、ならびに、図１１の上部に含まれる相互接続／論理実現例は、単なる例示に過ぎない。たとえば、実際のＦＰＧＡでは、一般に、２つ以上の隣接するＣＬＢ行が、ＣＬＢが現れるたびに含まれ、ユーザ論理の効率的な実現を容易にするが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズによって変わる。
線形インターリーブＡＧＣ回路を提供するための技術について説明してきた。当該設計は、平坦な周波数応答を有する広いダイナミックレンジを実現する。広いダイナミックレンジは、ベース電流ゲイン回路３０２の電流源およびトランジスタ対に対して、ならびに最低ＡＧＣゲイン符号に対して、小さなバイアス電流および小さなトランジスタサイズを用いることによって、実現される。ＡＧＣゲイン符号が大きくなると、より多くのバイアス電流がイネーブルにされ、より多くのトランジスタが入力に結合されて、入力トランジスタの有効幅を増大させる。したがって、最小のゲインを実現するために必要な実効デジェネレーション抵抗は大きくなくてもよく、抵抗器アレイ配線からの入力トランジスタによる寄生キャパシタンスは大きくない。これは、目標帯域幅の範囲外であり、かつ、パラメータＭ、ｎおよびプログラム可能電流ゲイン回路３０８における電流ゲインセル６０８の数を調節することによって常に帯域幅の範囲外に保つことができる高周波数ゼロにつながる。さらに、ＡＧＣ回路設計は、ベースとプログラム可能回路との間のインターリービングにより、全てのゲイン符号にわたって線形性を実現する。ゲイン符号が増加するにつれて、より多くのバイアス電流が追加され、制限された振幅によって信号がクリップされることのないようにゲインとともに振幅を増加させる。当該設計は、ＡＧＣゲイン符号によって制御されて、ＤＣ電流源を自動的にオン／オフにして、全てのＡＧＣ符号について出力共通モードが確実に一定になるようにするブリーダ回路３１４を用いることによって、一定の出力共通モードを実現する。
上記のＡＧＣ回路２０６は、いくつかの変形例を含み得る。上記の実施例では、単調な挙動を確実にするために、ゲインは、ＡＧＣ符号を増加させるように常に追加され、差し引かれることはない。各々のＡＧＣ符号の増加は、ベース内の抵抗器分岐をオンにするか、または電流ゲインセルをイネーブルにし、これらは両方ともゲインを常に増加させる。しかし、符号当たりのゲインステップサイズを小さくするために、プログラム可能電流ゲイン回路３０８における電流ゲインセルをイネーブルにすることによってゲインをベースから差し引いて追加してもよく、その結果、２つの間の差が事実上のゲイン増加である。たとえば、プログラム可能電流ゲイン回路３０８における所与の電流ゲインセル６０８がイネーブルにされると、プログラム可能ソースデジェネレーション抵抗３０４における抵抗器分岐はディスエーブルにされてもよい。差し引かれるゲインが追加されるゲインよりも常に小さい場合、ゲインは、依然としてＡＧＣ符号で単調であろう。
別の実施例では、ベース電流ゲイン回路３０２における電流源３０６は、さらに小さなゲイン符号でのさらに一層の線形性のために大きくされてもよい。合計バイアス電流が高くなり過ぎないように、プログラム可能電流ゲイン回路３０８における電流ゲインセルがイネーブルにされると、電流源３０６によって提供されるベース電流のうちの一部がオフにされ得る。これは、合計ゲインがＡＧＣ符号の増加とともに増加するようにいくらかのゲインがプログラム可能電流ゲイン回路３０８によってベース電流ゲイン回路３０２から差し引かれて追加される上記のアプローチと同様である。このような変形例では、電流源３０６は、固定式ではなくプログラム可能であり得る。
別の実施例では、ベース電流ゲイン回路３０２における電流源３０６は、プログラム可能であってもよく、プログラム可能ソースデジェネレーション抵抗３０４の分岐とともに調整されてもよい。すなわち、プログラム可能ソースデジェネレーション抵抗３０４の分岐がイネーブル／ディスエーブルにされると、電流源３０６の分岐はイネーブル／ディスエーブルにされてもよい。
さらに、上記のように、プログラム可能ソースデジェネレーション抵抗３０４における分岐の数、ＡＧＣ符号ステップの数、電流ゲインセル６０８の数、プログラム可能電流源３１２の分岐の数、および電流ゲインセル６０８当たりのプログラム可能電流源３１２の分岐の数は、上記の実施例とは異なっていてもよく、具体的な設計要件によって決まってもよい。
上記は具体的な実施例に向けられているが、その基本的範囲から逸脱することなく他のおよびさらなる実施例が考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (15)

  1. オートゲインコントロール（ＡＧＣ）回路であって、
    ＡＧＣ符号語の第１のビットに応答するプログラム可能ソースデジェネレーション抵抗を有するベース電流ゲイン回路と、
    前記ベース電流ゲイン回路の入力と出力との間に結合され、前記ＡＧＣ符号語の第２のビットに応答するプログラム可能電流源を有するプログラム可能電流ゲイン回路と、
    前記ベース電流ゲイン回路の前記出力に結合され、前記ＡＧＣ符号語の前記第２のビットの論理的補完物に応答するプログラム可能電流源を有するブリーダ回路と、
    前記ベース電流ゲイン回路の前記出力に結合された負荷回路とを備える、ＡＧＣ回路。
  2. 前記ベース電流ゲイン回路は、固定電流源を備える、請求項１に記載のＡＧＣ回路。
  3. 前記プログラム可能電流ゲイン回路は、前記ＡＧＣ符号語の前記第２のビットに応答するプログラム可能ソースデジェネレーション抵抗を備える、請求項１に記載のＡＧＣ回路。
  4. 前記プログラム可能電流ゲイン回路は、各々が前記プログラム可能電流源の少なくとも１つの分岐を提供する複数の電流ゲインセルを備える、請求項１に記載のＡＧＣ回路。
  5. 前記ＡＧＣ符号語の一部は、第１の複数の前記第２のビットをインターリーブされた第１の複数の前記第１のビットで構成される、請求項１に記載のＡＧＣ回路。
  6. 前記ＡＧＣ符号語の最下位部分は、第２の複数の前記第１のビットで構成される、請求項５に記載のＡＧＣ回路。
  7. 前記ＡＧＣ符号語の最上位部分は、第２の複数の前記第２のビットで構成される、請求項５に記載のＡＧＣ回路。
  8. 前記ベース電流ゲイン回路の前記プログラム可能ソースデジェネレーション抵抗は、
    固定抵抗と、
    前記固定抵抗と並列の複数の切替可能抵抗とを備える、請求項１に記載のＡＧＣ回路。
  9. 前記ベース電流ゲイン回路は、前記ＡＧＣ符号語の前記第１のビットに応答するプログラム可能電流源を備える、請求項１に記載のＡＧＣ回路。
  10. バイナリ符号語から温度計符号として前記ＡＧＣ符号語を生成するように構成されたデコーダをさらに備える、請求項１に記載のＡＧＣ回路。
  11. 受信機であって、
    アナログ信号を受信するように結合された第１の入力を有するオートゲインコントロール（ＡＧＣ）回路と、
    前記ＡＧＣ回路の出力に結合されたフロントエンド回路と、
    前記ＡＧＣ回路の第２の入力と前記フロントエンド回路の出力との間に結合されたＡＧＣ制御回路とを備え、
    前記ＡＧＣ回路は、
    前記ＡＧＣ回路の前記第１の入力と前記出力との間に結合されたベース電流ゲイン回路を含み、前記ベース電流ゲイン回路は、ＡＧＣ符号語の第１のビットに応答するプログラム可能ソースデジェネレーション抵抗を有し、前記ＡＧＣ回路はさらに、
    前記ＡＧＣ回路の前記第１の入力と前記出力との間に結合され、前記ＡＧＣ符号語の第２のビットに応答するプログラム可能電流源を有するプログラム可能電流ゲイン回路と、
    前記ＡＧＣ回路の前記出力に結合され、前記ＡＧＣ符号語の前記第２のビットの論理的補完物に応答するプログラム可能電流源を有するブリーダ回路と、
    前記ＡＧＣ回路の前記出力に結合された負荷回路とを含む、受信機。
  12. 前記プログラム可能電流ゲイン回路は、各々が前記プログラム可能電流源の少なくとも１つの分岐を提供する複数の電流ゲインセルを備える、請求項１１に記載の受信機。
  13. 前記ＡＧＣ符号語の一部は、第１の複数の前記第２のビットをインターリーブされた第１の複数の前記第１のビットで構成される、請求項１１に記載の受信機。
  14. 前記ＡＧＣ符号語の最下位部分は、第２の複数の前記第１のビットで構成され、前記ＡＧＣ符号語の最上位部分は、第２の複数の前記第２のビットで構成される、請求項１３に記載の受信機。
  15. 前記ＡＧＣ回路は、前記ＡＧＣ制御回路によって出力されたバイナリ符号語から温度計符号として前記ＡＧＣ符号語を生成するように構成されたデコーダをさらに含む、請求項１１に記載の受信機。
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