CN114337732B - 具有均衡电路的低功率接收器，通信单元及其方法 - Google Patents

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Abstract

本发明提供一种具有基于前馈均衡FFE的连续时间线性均衡器CTLE的低功率接收器。FFE CTLE包括：用于接收输入信号的输入端；第一主路径可操作地耦接到输入端并且包括源极跟随器晶体管，其被布置为将缩放因子应用于接收到的输入信号；第二路径可操作地耦接到输入端并且包括被布置为对接收的输入信号延迟的延迟器和被布置为对延迟后的接收的输入信号应用缩放因子的共源晶体管，其中源极跟随器晶体管和共源极晶体管连接为单个SF‑CS级，其输出被布置为从源极跟随器晶体管的输出中减去共源极晶体管的输出。

Description

具有均衡电路的低功率接收器，通信单元及其方法
技术领域
本发明的领域涉及一种低功率接收器均衡电路，通信单元及其方法。特别地，本发明的领域涉及用于高速串行链路和有线收发器的连续时间线性均衡实现。
背景技术
本发明的主要焦点和应用在于能够在接收器均衡电路中使用的低功率接收器的领域，该低功率接收器能够用于高速串行链路和有线收发器。随着互联网总带宽逐年增加，数据中心需要具有更高带宽的设备，以便能够在数据中心内传输和接收数据。由于发射集成电路和接收集成电路(“芯片”)之间有线信道的性质(nature)，接收侧需要频率均衡以补偿信道损耗，信道带宽限制，这通常称为“插入损耗”且是一种信道长度的函数。
56G比特/秒(Gb/sec)或56G符号/秒(symbols/sec)的典型数据速率将需要电路设计以支持大约28GHz的示例奈奎斯特(Nyquist)频率，其中已知在大约28GHz数据速率处的精确均衡实施起来极其复杂。
连续时间线性均衡(Continuous time linear equalization，CTLE)使用在接收器处应用的线性滤波器，该滤波器衰减低频信号分量，同时放大奈奎斯特频率附近的分量。
在http://www.seas.ucla.edu/brweb/papers/Journals/GBRSep07中描述了第一公知的电阻器-电容器(resistor-capacitor，RC)退化CTLE(RC-degenerated CTLE)设计100并在图1中示出。这里，场效应晶体管(field effect transistor，FET)M1/M2和并联(shunt)电阻器-并联电容器Rs/Cs提供从Vin到Vout的跨导(transconductance)增益，该增益乘以漏极电阻Rd以提供从Vin到Vout的电压增益。在低频时，Rs会限制跨导，从而降低低频增益。在较高频率下，并联电容器Cs使并联电阻器Rs短路，跨导增加，从而提供高频峰化(peaking)。然而，这种RC退化CTLE在28GHz处对感兴趣的频率峰化有一个主要缺点，并联电容器Cs值变的不切实际的小，并且该电路架构受到固有寄生现象的限制。
还示出了第二公知的基于源极跟随器(source-follower，SF)的CTLE电路150，其包括有源电感器以提供并联的(shunt)峰化(peaking)。公知的基于SF的CTLE电路150提供良好、平坦的带宽改进，但具有非常有限的峰化并且晶体管栅极电容限制了在28GHz处的性能。
图2示出公知的基于前馈均衡器(feed-forward equalizer，FFE)的CTLE设计200的简化框图205和电路图280。FFE CTLE设计200包括：输入信号通过输入线圈(T-Coil)或静电放电(electro-static discharge)保护组件或电路210并被应用到缩放因子元件220(其可以是增益元件)。相同的信号然后经由LC延迟线230被转发(馈送)，该LC延迟线230将延迟(skew)数据多达1个单位间隔(unit interval，UI)并将延迟的数据(信号)应用到第二缩放因子元件240，然后在减法器逻辑250中将第二缩放因子元件240的输出从第一缩放因子的输出中减去。UI是数据传输信号的状态变化之间的最小时间间隔，也称为脉冲时间或符号持续时间。因此，UI是每个后续脉冲(或符号)在数据流中花费的时间。通常，UI与位时间(bit time)一致，即与传输一位(二进制信息数字)所用的时间间隔一致。来自基于FFE的CTLE的组合信号被输入到缓冲器260，并且此后在一些情况下，被应用到比较器270，例如在各不同的集成电路(IC)中。
因为需要两个缩放元件和延迟线的模块特性，基于FFE的CTLE是有利的。假设实现1-UI延迟线是可行的，那么在实现方面将两个具有单独缩放因子的信号相加更加可行和直接。实现10+GHz延迟线的设计通常受到以下作者的论文的启发：R.Navid等人，标题为：“采用28nm CMOS技术的40Gb/s串行链路收发器，并于2015年4月发表在IEEE固态电路杂志，第50卷，第4期，第814-827页。
因此，存在许多基于CTLE的公知均衡技术，但所有公知技术都无法在10+GHz延迟线设计的数据速率下使用，因为它们在高频下(例如，大约28GHz)表现不佳，或者由于需要多个加法器和缓冲级而消耗大量功率。
本发明的发明人已经确定需要一种使用CTLE的改进均衡器，其对已知的CTLE设计提供以下改进中的一个或多个：良好的驱动强度，例如足以驱动许多比较器，低噪声，例如，具有最少数量的级以确保有较少的噪声贡献并因此每个设备有更多的可用功率，能够在低功率/电压下运行，和/或提供减少的输入负载。
发明内容
因此，本发明寻求单独或以任何组合减轻或消除一个或多个上述缺点。
根据本发明的第一方面，描述了一种低功率接收器，其包括基于前馈均衡(feedforward equalization，FFE)的连续时间线性均衡器(continuous time linearequalizer，CTLE)。FFE CTLE包括：用于接收输入信号的输入端；第一主路径可操作地耦接到所述输入端并且包括源极跟随器晶体管(source-follower,SF)，其被布置为将缩放因子应用于接收到的输入信号；第二路径可操作地耦接到输入端并包括延迟器，该延迟器被布置为将延迟应用于接收的输入信号，并且包括共源(common source,CS)晶体管，该共源晶体管被布置为将缩放因子应用于延迟后的接收的输入信号，其中源极跟随器晶体管和共源极晶体管连接为单个SF-CS级，其输出被布置为从SF晶体管的输出中减去共源极晶体管的输出。
以此方式，低功率接收器重复使用(re-use)CS晶体管，即唯一的电流源，作为用于接收输入信号的LC延迟版本的附加CS输入装置。其中，耦接到所述共源极晶体管的参考退化二极管为所述共源极晶体管提供偏置电压以定义所述共源极晶体管的电流；所述共源极晶体管的电流定义所述源极跟随器晶体管的电流。此外，该设计是使用单个SF-CS级实现的，该级还执行组合器/加法器功能，因为它在源极跟随器晶体管和共源极晶体管中重复使用相同的电流，因此可以以低功耗实施。
在可选示例中，源极跟随器晶体管和共源极晶体管可以另外配置为提供要应用到接收的输入信号的均衡版本(equalized version)的可变增益控制。以这种方式，源极跟随器晶体管和共源极晶体管的使用可以被另外配置为提供要应用到接收到的输入信号的均衡版本的可变增益控制。以此方式，这提供了能够控制源极跟随器共源极(source-follower common source，SF-CS)晶体管组合的输出电阻以额外提供可变增益功能而没有任何功率开销的优点。
在可选示例中，因为源极跟随器电路固有地提供高速缓冲，所以源极跟随器晶体管还可以有利地为接收的输入信号的均衡版本提供缓冲级。以此方式，因为源极跟随器晶体管有利地且固有地为接收的输入信号的均衡版本提供高速缓冲级，所以单级源极跟随器晶体管的使用在一个级中结合了均衡和缓冲两者。这提供了可用于直接驱动采样比较器的低输出阻抗，从而无需专用缓冲级。
在可选示例中，共源极晶体管可以经由被布置为提供延迟的低通电感-电容(inductor-capacitor，LC)滤波器连接到第二路径(具有延迟线)。在该示例中，LC低通滤波器输出处的非延迟低频成分最终会从第一源跟随器路径中减去，这抑制了在CTLE输出处的低频成分。高频成分的延迟版本最终与第一源极跟随器路径有效相加，从而在高频提供正增益(即，导致峰化(peaking))。以此方式，使用基于LC的延迟线可提供延迟而不过度衰减延迟信号的优点。这允许延迟信号与源极跟随器路径相加，以有效地在高频处提供正增益。此外，LC延迟线的使用提供了分布式(distributed)输入负载，可以提高从输入侧的CTLE的驱动性能(drivability)，因为输入负载以类似传输线的方式分布在LC滤波器上，例如，代替集总(lumped)的源极跟随器/共源极输入负载。
在可选示例中，延迟线可以包括“T”电路，该电路包括：将输入端口连接到中间端口的第一串联电感器、将中间端口连接到地的并联电容(shunt capacitance)和将中间端口连接到输出端口的第二串联电感器，使得CTLE电路的输入电容至少部分地由并联电容提供。通过这种方式，使用FFE CTLE的低功率接收器设计人员在设计LC延迟线时具有更大的灵活性，例如，它可以仅使用单个电感(L)后接共源极晶体管器件来实现，或者，可以分布成中间具有电容C的双L，最后是CTLE输入电容。
在可选示例中，延迟线可以包括耦接到第二共源晶体管的差分延迟线，仅向差分信号分量提供延迟，而不延迟共模信号分量。以此方式，差分延迟线的使用可为差分信号提供延迟，并因此最终为差分信号在高频处提供增益/均衡。
在可选示例中，用于接收输入信号的输入端可以包括第一正输入端和第二负输入端；第一主路径可以包括第一正主路径和第二负主路径，第一正主路径可操作地耦接到第一正输入端并且包括第一源极跟随器(first source-follower,SF)晶体管，其被布置为将第一缩放因子应用于接收的输入信号，第二负主路径可操作地耦接到第二负输入端并且包括第二源极跟随器(source-follower，SF)晶体管，该晶体管被布置为将第二缩放因子应用于所接收的输入信号；并且第二路径可以包括第一正第二路径和第二负第二路径，该第一正第二路径可操作地耦接到第一正输入端并且包括被布置为延迟接收的输入信号的延迟器和被布置为将第三缩放因子应用于延迟后的接收的输入信号的第一共源极(commonsource,CS)晶体管，第二负第二路径可操作耦接到第二负输入端，并包括延迟从第二负输入端接收的输入信号的延迟器和第二CS晶体管，第二CS晶体管布置成将缩放因子应用于延迟后的从第二负输入端接收的输入信号；其中第一SF晶体管和第一CS晶体管连接为单个SF-CS级，其输出被布置为从第一SF晶体管的输出中减去第一CS晶体管的输出并产生CTLE正输出信号，第二SF晶体管和第二CS晶体管连接为第二单个SF-CS级，其输出被布置为从第二SF晶体管的输出中减去第二CS晶体管的输出并产生CTLE负输出信号。以此方式，复制的低功率接收器电路可以以差分布置的方式组合。
在可选示例中，CTLE正输出信号可以被输入到第一可变增益放大器级并且CTLE负输出信号可以被输入到第二可变增益放大器级。
在可选示例中，第一可变增益放大器级和第二可变增益放大器级可以在相应的CTLE正输出和CTLE负输出处使用无源可变电阻器来实现。
在可选示例中，来自FFE CTLE主路径的第一源极跟随器晶体管输出和FFE CTLE第二路径的差分延迟的第二共源晶体管输出的组合信号可以被配置为提供：在FFE CTLE输出处的低频破坏性信号分量、差分高频建设性信号分量和共模高频破坏性信号分量。以这种方式，共模输入信号不会有明显的延迟，并且不会被放大，因此提供宽带共模信号抑制。
根据本发明的第二方面，描述了一种用于均衡接收频率信号的方法，该接收器具有基于前馈均衡(feedforward equalization,FFE)的连续时间线性均衡器CTLE。该方法包括：接收输入信号；在第一主路径中通过FFE CTLE的源极跟随器SF晶体管将比例因子应用于接收的输入信号；在FFE CTLE的第二条路径中对接收的输入信号应用延迟；在第二路径中通过共源极CS晶体管将比例因子应用于延迟后的接收的输入信号，其中SF晶体管和CS晶体管连接为单个SF-CS级；以及从源极跟随器晶体管的输出减去共源极晶体管的输出。
根据本发明的第三方面，描述了一种包括低功率接收器的通信单元，该接收器包括基于前馈均衡(FFE)的连续时间线性均衡器(CTLE)。FFE CTLE包括：用于接收输入信号的输入端；第一主路径可操作地耦接到输入端并且包括源极跟随器(SF)晶体管，其被布置为将比例因子应用于接收到的输入信号；第二路径可操作地耦接到输入端并包括延迟器，该延迟器被布置为将延迟应用于所接收的输入信号并且包括共源极(CS)晶体管，该晶体管被布置为将比例因子应用于延迟后的接收的输入信号，其中源极跟随器晶体管和共源极晶体管连接为单个SF-CS级，其输出被布置为从SF晶体管的输出中减去共源极晶体管的输出。
本发明的这些和其他方面将通过参考下文描述的实施例而变得显而易见并被阐明。此外，由于本发明所示实施例在大多数情况下可以使用本领域技术人员已知的电子元件和电路来实现，为了理解本发明的基本概念，并且为了不混淆或分散本发明的教导，因此将不以如下所示的被认为必要的程度更大的程度来解释细节。
附图说明
将参考附图仅通过示例的方式描述本发明的进一步细节、方面和实施例。在附图中，相似的附图标记用于标识相似或功能相似的元件。图中的元件是为了简单和清楚而示出的并且不一定按比例绘制。
图1示出已知的电阻器-电容器(RC)退化CTLE电路和已知的基于源极跟随器(SF)的CTLE电路。
图2示出已知的基于前馈(FFE)的CTLE设计的简化框图。
图3示出根据本发明一些示例的具有CTLE电路的通信单元的简化框图。
图4示出根据本发明一些示例适用的低功率接收器架构。
图5示出根据本发明一些示例适用的具有组合的CTLE和VGA的简化112GHz接收器的示例。
图6示出根据本发明一些示例适用的具有组合基于前馈(feedforward，FFE)的CTLE和具有电平移位和峰化控制的VGA设计的接收器的简化框图。
图7示出根据本发明一些示例的用于CTLE电路提供附加峰化控制的差分方法的简化框图。
图8示出根据本发明一些示例的用于CTLE电路提供附加峰化控制的差分方法的简化电路图。
图9示出根据本发明一些示例的用于具有CTLE和VGA的简化的112GHz接收机的方法的示例流程图。
具体实施方式
将根据采用FFE CTLE来均衡接收信号的各种低功率接收器电路来描述本发明的示例。尽管对于28GHz的奈奎斯特速率参照接收56Gb/sec数据信号描述了本发明的示例，但可以设想这里描述的用于均衡接收信号的电路和概念可以适用于任何高频/数据速率均衡器或者不同工作频率和数据速率下的低功率接收器。在本发明的上下文中，设想术语高频包括高于14GHz的频率，术语高数据速率包括高于28Gbps的数据速率并且术语低功率包括小于10mW的功率水平。
现在参考图3，示出根据本发明一些示例适用的示例设备(例如通信单元300)的框图。如本领域中公知的，一个或多个接收器链包括具有基于前馈均衡(feedforwardequalization，FFE)的连续时间线性均衡器(continuous time linear equalizer，CTLE)的低功率接收器前端电路306，用于接收高数据速率信号。低功率接收器前端电路306耦接到信号处理模块308(通常由数字信号处理器(Digital Signal Processor，DSP)实现)。本领域技术人员将理解，接收器电路或组件的集成水平在某些情况下可能取决于实现。
控制器314维持通信单元300的整体操作控制。控制器314耦接到低功率接收器前端电路306和信号处理模块308。在一些示例中，控制器314还耦接到至少一个存储设备316，该存储设备316选择性地存储与通信单元300的操作功能有关的数据。
时钟和数据恢复电路328可操作地耦接到低功率接收器前端电路306并且被布置为向其提供时钟信号329。时钟和数据恢复电路328可操作地耦接到控制器314以控制通信单元300内的操作时序(timing)(例如，时间相关的信号的接收)。显然，通信单元300内的多个不同组件可以以分立或集成组件形式实现，最终结构是特定于应用或基于设计的。
现在参考图4，根据本发明的一些示例，示出了示例低功率接收器架构306。在该示例中，低功率接收器架构306包括接收器输入垫402，其在接收器输入端(单端或差分)从链路通道接收输入信号。在该示例中，接收器输入垫402连接到输入RLC网络404，该网络提供所需的通道端接(channel termination)和静电放电(electrostatic discharge，ESD)保护(例如，具有本领域技术人员已知的电感器、端接(termination)电阻器和输入电感器网络(未显示))。在这个例子中，接收的输入信号然后被应用到一个可变增益放大器(variable gain amplifier，VGA)和CTLE 406。在这个例子中，均衡的接收信号是处于112Gb/s或56GSymbol/sec，具有包括四个电平的2位符号(2-bit symbol)，均衡的接收信号从VGA和CTLE 406接收并被馈送到时钟和数据恢复电路327以同步整个接收器的时序。在替代示例中，均衡的接收信号可以处于任何其他合适的高数据速率。在替代示例中，2位符号可以是包括2^n级水平的n位符号。时钟和数据恢复电路327向一系列采样器/比较器408输出不同相位的时钟信号。
在一些示例中，电感器可以放置在需要缓冲的节点处，例如采样器/比较器408的输入。如果CTLE架构依赖于在其输出处使用电感器，则缓冲级可以被插入在VGA和CTLE 406与采样器/比较器408之间以隔离它们。这种布置可能会受到“反冲(kick-back)”的影响，这意味着每次采样器/比较器408做出决定时，它都会向其输入端注入不需要的电荷。因此，为了吸收不需要的电荷，通常需要缓冲器来驱动采样器/比较器408。由于VGA和CTLE 406输出是低阻抗的，由于使用源极跟随器，VGA和CTLE 406自动提供缓冲功能。因此，有利地，该设计消除了在公知的CTLE设计中包括不同的缓冲级的需要。
以此方式，VGA和CTLE 406然后提供频率整形以补偿信道中的带宽限制并且VGA提供信号增益控制以向采样器/比较器408提供最佳信号摆幅。在一些示例中，采样器/比较器408可以实现为单个采样器或时间交织采样器阵列，其对CTLE输出进行采样并将恢复的数字数据提供给后端系统。时钟和数据恢复电路327为采样器/比较器408提供最佳时序以采样传入的接收数据。
现在参考图5，示出了根据本发明一些示例适用的简化的112GHz低功率接收器500和基于前馈均衡(feedforward equalization，FFE)的连续时间线性均衡(continuoustime linear equalization，CTLE)500的第一示例。
接收信号被输入到低功率接收器500的垫510。输入端包括用于ESD保护的ESD二极管，该ESD二极管位于垫510上的电感器516和518之间，例如在低功率接收器500的集成电路侧。ESD二极管呈现不期望的电容，与CTLE输入的寄生电容耦合，限制了输入的带宽。因此，两个电感器516、518(通常称为“T线圈”)用于在输入处扩展电路带宽并使ESD的电容和CTLE输入的电容分开。
FFE CTLE包括第一主路径532，其可操作地耦接到输入垫510并且包括源极跟随器晶体管520，其被布置为将缩放因子534(例如，电平移位)应用于接收的输入信号。
FFE CTLE还包括第二路径560，其可操作地耦接到输入垫510，该第二路径包括延迟器540，该延迟器540被布置成应用延迟到被施加到输入垫510的接收输入信号。在一些示例中，延迟可以被配置为小于1单位间隔(unit interval，UI)延迟，这在一些示例实施方式中被确定为最优的以用于可能最好的峰化/信号响应，以作为延迟和由于延迟而衰减的信号之间的折衷。第二路径560中的延迟器540的输出连接到终端电阻器(terminationresistor)542，并且输出信号被输入到共源极晶体管530，该晶体管被布置成将缩放因子536应用到延迟的被施加到输入垫510的接收输入信号。端接电阻器为接收器输入提供所需的阻抗匹配。在该示例中，使用AC耦合电容器无源地实现DC移位(DC shift)，该AC耦合电容器为顶部源极跟随器晶体管520和底部共源极晶体管530提供适当的DC偏置。
源极跟随器晶体管520和共源极晶体管530的组合形成单级SF-CS电路。此外，由于电路重复使用唯一的电流源作为信号的LC延迟版本的额外共源输入器件，因此第二路径可用于提供峰化。有利地，形成单级SF-CS的源极跟随器晶体管520和共源极晶体管530的组合能够提供图2中电路的第一缩放因子元件220、第二缩放因子元件240、减法器逻辑250和缓冲器260中的每一个的功能，值得注意的是在单级中。以此方式，第二路径560提供经因子缩放的延迟的输入信号，该输入信号在522处被从经因子缩放的(非延迟的)的接收输入信号中减去。
值得注意的是，在该电路设计中，单级源极跟随器晶体管520和共源极晶体管530具有相同的电流源，这使得能够实现作为两级组合的输出(不使用加法器功能)，例如，其中从源极跟随器晶体管520的输出中减去共源极晶体管530的输出。因为可以使用也执行组合器/求和器功能的单级来实现该设计，因为该设计在源极跟随器和共源极中重复使用相同的电流，所以可以以低功耗实现。
在一些示例中，并且为了进一步解释这里描述的概念，波形502和504示出在低频处，VipSF 502和VipCS 504(以红色实心波形示出)同相并且在输出506处相减，从而造成低频信号衰减。然而，在高频处，VipCS 504被延迟(以蓝色虚线显示)并且VipSF 502和VipCS504波形被示出为异相，从而导致信号在输出522处组合。在一些示例中，使用基于LC的延迟线可以提供延迟540而不会过度衰减延迟信号。这允许延迟信号与源极跟随器路径相加，以有效地在高频处提供正增益。此外，使用延迟器540的LC延迟线的使用提供了分布式输入负载，可以从输入侧提高CTLE的驱动性能(drivability)，即，代替集总源极跟随器/共源输入负载，输入负载以类似传输线的方式分布在LC滤波器上。
参考图6，示出了根据本发明一些示例的具有组合可变增益放大器(combinedvariable gain amplifier，VGA)和连续时间线性均衡(continuous time linearequalization，CTLE)的简化的112GHz接收机600的第二示例。在此示例中，具有电感器516的输入垫和ESD二极管602、604提供输入路径610。虽然此设计增加了输入电容，但电容C1、C2、C3 606被包括作为延迟线的一部分并沿T形串联电感器608和延迟路径640被吸收(absorb)。在一些示例中，设想可能需要额外的附加电容以实现目标延迟。
第一(顶部、非延迟)主路径620(其包括例如图5的源极跟随器晶体管520)适用于提供缩放因子以及缓冲级。第二(底部，延迟)路径630包括延迟器640、端接电阻器542和共源极晶体管630，该共源极晶体管630额外地对延迟的输入信号提供电平移位和峰化控制。在这个例子中，通过控制底部路径信号的强度，可以控制信号峰化的量。
如上所述，由于提供分布式输入负载的RLC输入网络，可以实现减少的输入负载，这减轻该级的输入的驱动。该优点呈现在基于延迟线的FFE CTLE中，因为该FFE CTLE还通过使用电容C1、C2、C3 606的整个路径(作为延迟线的一部分包括在内)来使用RLC延迟线以及使用终端电阻器542。
现在参考图7，示出根据本发明一些示例的具有基于组合前馈(FFE)的差分CTLE和VGA设计700的接收器的简化框图。在一些示例中，差分CTLE和VGA设计700可用于通过使用以差分实施的延迟线来增强共模抑制比(common mode rejection ratio，CMRR)。
在该示例中，可以基本上复制先前的FFE CTLE设计以提供差分设计。这里，延迟线可以包括耦接到第二共源晶体管的差分延迟线，仅延迟差分信号分量，而不延迟共模信号分量。以此方式，差分延迟线的使用可为差分信号提供延迟，并因此最终为差分信号在高频处提供增益/均衡。
在该示例中，用于接收输入信号的输入端可以包括第一正输入端和第二负输入端；第一主路径可以包括第一正主路径和第二负主路径，该第一正主路径可操作地耦接到第一正输入端，并且包括将第一缩放因子应用于接收的输入信号的第一源极跟随器(source-follower，SF)晶体管，第二负主路径可操作地耦接到第二负输入端并且包括将第二缩放因子应用于所接收的输入信号的第二源极跟随器(source-follower，SF)晶体管；并且第二路径可以包括第一正第二路径和第二负第二路径，其中第一正第二路径可操作的耦接到第一正输入端，并且包括延迟接收的输入信号的延迟器和用于将第三缩放因子应用到延迟的来自第一正输入端的接收输入信号的第一共源(common source,CS)晶体管；第二负第二路径可操作的耦接第二负输入端，并且包括将缩放因子应用到来自第二负输入端的接收的输入信号的第二共源(CS)晶体管。在该示例中，第一SF晶体管和第一CS晶体管连接为单个SF-CS级，其输出被布置为从第一SF晶体管的输出中减去第一CS晶体管的输出并产生CTLE正输出信号，以及第二SF晶体管和第二CS晶体管连接为第二单个SF-CS级，其输出被布置为从第二SF晶体管的输出中减去第二CS晶体管的输出并产生CTLE负输出信号。以此方式，以差分布置的方式来组合复制的低功率接收器电路。
具体的参考图7，基于组合前馈(combined feedforward，FFE)的差分CTLE和VGA设计700包括正端口/输入710和负端口/输入712以接收差分输入信号，每个差分输入信号通过各自的输入网络被传输，例如RLC输入网络716、718，其可包括输入线圈或静电放电(electro-static discharge，ESD)保护组件或电路。来自输入网络的相应输出然后被输入到差分电感器延迟线740，其在一些示例中包括延迟(skew)数据多达1个单位间隔(unitinterval,UI)的复制的LC延迟线。图7包括复制的CTLE电路(即，具有第一CTLE电路750和第二CTLE电路752的差分布置)。第一CTLE电路750接收主路径源极跟随器输入正信号(sourcefollower input positive signal，SFINP)732和延迟路径共源输入正信号(commonsource input positive signal，CSINP)760。类似地，第二CTLE电路752也接收主路径源极跟随器输入负信号(source follower input negative signal，SFINN)734和延迟路径共源输入负信号(common source input negative signal，CSINN)762，例如也根据图5的描述。根据前面的描述，例如关于图5，每个CTLE包括组合器，其布置为从相应的非延迟信号中减去延迟信号(来自LC延迟线)。
在该示例中，通过使用差分电感器技术实现延迟线，延迟线740延迟了高频差分信号(这又允许所提出的CTLE电路750、752放大差分高频成分，同时SFINP 732-SFINN 734处的共模非理想信号不会被CSINP 760-CSINN 762处的延迟线延迟，并且因此在CTLE输出754、756处被减去。这在高频处提供了有价值的共模抑制。
以这种方式，CTLE电路能够输出低频破坏性信号分量、差分高频建设性信号分量和共模高频破坏性信号分量。
在CTLE输出754、756处，主信号路径732、734和延迟路径760、762各自产生低频信号，这些低频信号被布置为异相，并且在输出处破坏性地组合，即，低频输入到CTLE的输出经历较小的缩放因子或增益。类似地，在CTLE输出754、756处，延迟线引入的延迟转化为共源极输入信号的相移(phase shift)。该相移导致主信号路径732、734中的源极跟随器信号和延迟路径760、762中的共源极信号同相并且建设性地组合。值得注意的是，由于延迟路径包括差分信号，因此它还被安排为产生共模高频破坏性信号。
以此方式，非延迟源极跟随器晶体管(例如，来自图5的520)被用作低频破坏性源并且用于两个差分CTLE 750、752的延迟共源极晶体管被用作差分高频建设性源以及用于差分延迟路径的共模高频破坏性源放大器。以这种方式，共模输入信号不会看到明显的延迟，因此不会被放大，因此提供宽带共模信号抑制。
在该差分示例中，CTLE正输出信号可以被输入到第一可变增益放大器级并且CTLE负输出信号可以被输入到第二可变增益放大器级。在该示例中，两个相应的CTLE输出754和756被输入到相应的可变增益放大器级772、774。在一些示例中，VGA 772、774可以在CTLE输出处使用无源可变电阻器来实现。通过这种方式，可以通过控制连接到差分CTLE输出的差分无源电阻器来实现组合CTLE-VGA设计的VGA性能。在该示例中，第一可变增益放大器级和第二可变增益放大器级可以在相应的CTLE正输出和CTLE负输出处使用无源可变电阻器来实现。再次并且有利地，可以包括VGA特性，例如在一些无源的(passively)示例实施例中，而无需添加额外级或增加功耗或任何显著开销。
返回参考图5，图5中的概念配置为仅提供“最大”可能的高频峰化。这是通过在图5中具有共源极晶体管530来实现的，共源极晶体管530完全连接到相同极性输入信号的延迟版本(即，共源极晶体管530连接到INP_LEQ，源极跟随器晶体管连接到SFINP)。
根据本发明的一些示例，并作为与图5中的电路的比较，图8用于提供峰化控制，即控制高频增益相对于低频增益的幅度。现在参考图8，根据本发明的一些示例，示出了用于CTLE电路的提供附加峰化控制的差分方法。这里，差分CTLE电路800的新颖方法可以容易地提供峰化控制而没有性能下降或开销。在这方面，希望控制底部组合设备(一半是814、816，另一半是822、824)的信号强度。以这种方式，这将充当缩放因子“a1”，从而取代对如图2所示的附加缩放因子电路或组件的需要。
每个路径包括输入路径810、820，即连接到第一(正)CTLE输出830的第一电流源对814、816和连接到第二(负)CTLE输出840的第二电流源对824、822。应用到晶体管816、824的INP_LEQ信号是图7中的CSINP(正)760的延迟信号。类似地，应用到晶体管814、822的INN_LEQ信号是图7的CSINN(负)762的延迟信号。输入INN_LEQ信号和SFINN(负)信号734连接到另一个CTLE差分半部的共源极晶体管和源极跟随器晶体管。
在这个例子中，参考图8中CTLE的左半电路，图5的底部共源极器件530由底部的共源极器件814、816代替。共源极器件816具有连接到栅极端的延迟的SFINP(INP_LEQ)，而共源极器件814具有连接到栅极端的相反极性的延迟信号(INN_LEQ)。注入到OUTP节点的结果信号电流是共源器件814和816的加权和。通过调整每个器件的跨导，控制在OUTP处相加的延迟信号的幅度和极性，因此控制峰化。图8中CTLE的右半电路完成差分实现。
在本发明的示例中，峰化控制范围可以从最大峰化范围(例如，具有最小低频增益和最大高频增益)变化到无峰化(其中具有相等的低频增益和高频增益)，并进一步一直下降到最小峰化(即负峰化，其中具有最大的低频增益和最小的高频增益)。
在最大峰化处，LEQ_CTRL电阻器850被布置为最小值并且LEQ_CTRLB电阻器852被布置为开路。然而，在中间的峰化(mid peaking)处，然后通过使LEQ_CTRL电阻器850和LEQ_CTRLB电阻器852具有相等的电阻值，两个器件具有相等的强度，并且当组合的共源极信号抵消时，两个器件与单级SF-CS一起作为缓冲器，留下SF设备信号仅用作信号缓冲而没有峰化。
此外，在某些情况下，例如在信道带宽非常宽并且在发射器端使用发射器预加重(pre-emphasis)的情况下，可能需要在发射侧和接收侧之间部分或均等地共享均衡(equalization)，以提供可能需要的负峰化(或带宽减少)。在这种情况下，连接到两个底部设备的延迟信号的极性将被反向(reversed)，从而提供低频增益和高频衰减。
参考退化二极管(degenerated-diode)880用于保证相对LEQ码的稳定的偏置，对于所有设置具有相同的缓冲器驱动强度。在这个例子中，电流引导(current steering)需要线性电流步长，即线性gm(transconductance)步长，这是使用分离的正负控制信号实现的。
为了控制上述两种极端情况之间的峰化，根据所需的峰化控制步长大小，LEQ_CTRL 850和LEQ_CTRLB852的电阻以精细步长彼此反向的改变。这里需要指出的是，实现峰化控制有两个重要的要求，即：(i)在改变峰化控制的同时，需要流经源极跟随器(顶部)器件的总直流(DC)电流被保持恒定；(ii)此外，希望在整个峰化范围内使峰化步长相同。这两个要求是通过独立优化选择LEQ_CTRL 850和LEQ_CTRLB 852的电阻值以满足上述两个条件来实现的。
关于源极跟随器配对晶体管832、834的对异相延迟信号816、822有贡献的共源极器件的跨导由共源极器件的栅极-源极DC偏置电压(Vgs)定义。栅极电压由复制的二极管连接的器件880设置并且对于所有共源极器件是共用的。因此，为了调整跨导，816、822的源极电压DC偏置由可编程公共电阻器LEQ_CTRL控制。类似地，共源极器件814、824的异相延迟信号由另一个可编程公共电阻器LEQ_CTRLB控制。
在另一个示例中，可以设想电阻器可以用可控电流源代替，尽管这将需要更高的电压余量。因此，上述电阻器控制的峰化方法是优选的并且允许低电压实施。
现在参考图9，根据本发明的一些示例，示出用于具有CTLE和VGA的简化的112GHz接收器的方法的示例流程图900。用于均衡接收频率信号的流程900由具有基于前馈均衡(feedforward equalization，FFE)的连续时间线性均衡器(continuous time linearequalizer，CTLE)的接收器执行。流程900包括：在902处接收输入信号；在904处，在第一主路径中通过FFE CTLE的源极跟随器晶体管将缩放因子应用于接收的输入信号；在906处在FFE CTLE的第二路径中对接收的输入信号施加延迟；在908处，在第二路径中通过共源极晶体管将缩放因子应用于延迟后的接收的输入信号。在910处，源极跟随器晶体管和共源极(common source，CS)晶体管连接为单个SF-CS级；并且在912处，流程900包括从源极跟随器晶体管的输出中减去共源极晶体管的输出。
在前述说明书中，已经参考本发明的实施例的具体示例描述了本发明。然而，很明显，在不脱离所附权利要求中阐述的本发明的范围的情况下，可以在其中进行各种修改和改变。
本领域技术人员将认识到，组件之间的边界仅是说明性的，并且替代实施例可以合并组件或电路元件，或，可替代的，对各种组件或电路元件的功能进行分解。因此，应当理解，这里描述的架构仅仅是示例性的，并且实际上可以具有获得相同功能的许多其他架构。因此设想其他修改、变化和替代也是可能的。因此，说明书和附图被认为是说明性的而不是限制性的。
实现相同功能的任何组件布置都被有效地“关联”，从而实现期望的功能。因此，本文中组合以实现特定功能的任何两个组件都可以被视为彼此“关联”，从而实现所需的功能，而与架构或中间组件无关。同样，任何两个如此关联的组件也可以被视为彼此“可操作地连接”或“可操作地耦接”以实现所需的功能。
此外，本领域技术人员将认识到，上述操作之间的界限仅是说明性的。多个操作可以组合成单个操作，单个操作可以分成附加操作，并且操作可以在时间上至少部分重叠地执行。此外，替代实施例可以包括特定操作的多个实例，并且在各种其他实施例中可以改变操作的顺序。
在权利要求中，置于括号之间的任何参考标记不应被解释为限制权利要求。“包括”一词不排除权利要求中列出的其他要素或步骤的存在。除非另有说明，诸如“第一”和“第二”之类的术语用于任意区分这些术语所描述的元素。因此，这些术语不一定旨在指示此类元素的时间或其他优先级。某些特征在不同的权利要求中陈述并不表示这些特征的组合不能有利地使用。
如本文所讨论的连接可以是适合于例如经由中间组件从或向相应节点、单元或设备传输信号的任何类型的连接。因此，除非暗示或另有说明，连接可以例如是直接连接或间接连接。可以参考单个连接、多个连接、单向连接或双向连接来图示或描述连接。然而，不同的图示示例可能会改变连接的实现方式。例如，可以使用分离的单向连接而不是双向连接，反之亦然。此外，多个连接可以用串行或以时间复用方式传输多个信号的单个连接代替。同样，承载多个信号的单个连接可以分离成承载这些信号的子集的多个连接。因此，存在许多用于传输信号的选项。
应当理解，为了清楚起见，以上描述已经参考不同的功能单元描述了本发明的实施例。然而，显然可以使用不同功能单元之间的任何合适的功能分布而不偏离本发明。因此，对特定功能单元的引用仅被视为对用于提供所描述的功能的合适手段的引用，而不是表示严格的逻辑或物理结构或组织。
虽然已经结合一些实施例描述了本发明，但它并不旨在限于这里阐述的特定形式。相反，本发明的范围仅由所附权利要求限制。此外，尽管似乎结合特定实施例描述了特征，但是本领域技术人员将认识到，根据本发明可以组合所述实施例的各种特征。在权利要求中，术语“包括”不排除存在其他元素或步骤。
此外，虽然单独列出，但是多个装置、元件或方法步骤可以由例如单个单元或处理器或控制器来实现。此外，虽然单独的特征可能被包括在不同的权利要求中，但这些可能被有利地组合，并且包括在不同的权利要求中并不意味着特征的组合是不可行的和/或有利的。此外，在一个权利要求类别中包含一个特征并不意味着对这一类别的限制，而是表明该特征同样适用于其他权利要求类别，视情况而定。
此外，权利要求中特征的顺序并不暗示必须执行特征的任何特定顺序，并且特别是方法权利要求中的各个步骤的顺序并不暗示必须以该顺序执行这些步骤。相反，这些步骤可以以任何合适的顺序执行。此外，单数引用不排除复数。因此，提及“a”、“an”、“first”、“second”等并不排除复数。
因此，已经描述了解决方案，其中已经显着减轻了现有技术布置的上述缺点。

Claims (17)

1.一种具有基于前馈均衡FFE的连续时间线性均衡器CTLE的低功率接收器，其特征在于，所述FFE CTLE包括：
用于接收输入信号的输入端；
第一主路径，可操作地耦接到所述输入端，并且包括源极跟随器SF晶体管，所述SF晶体管被布置为将缩放因子应用于接收的输入信号；
第二路径，可操作地耦接到所述输入端，并且包括延迟器和共源极CS晶体管，其中所述延迟器被布置为对接收的输入信号施加延迟，所述共源极晶体管被布置为将缩放因子应用到延迟后的接收输入信号，其中所述SF晶体管和所述CS晶体管连接为单个SF-CS级，所述SF-CS级的输出被布置为从所述源极跟随器晶体管的输出中减去所述共源极晶体管的输出。
2.根据权利要求1所述的低功率接收器，其特征在于，所述单个SF-CS级被配置为提供以下至少一项：将被应用于所述接收的输入信号的均衡版本的可变增益控制；对所述接收的输入信号的均衡版本的缓冲。
3.根据权利要求1所述的低功率接收器，其特征在于，所述CS晶体管经由低通电感器-电容器LC滤波器连接到所述第二路径，所述LC滤波器被布置为提供所述延迟，并且所述延迟后的接收输入信号被从所述源极跟随器晶体管信号中减去，在所述共源极晶体管的输出处产生抑制的低频成分和在高频处的正增益。
4.根据权利要求1所述的低功率接收器，其特征在于，所述延迟线包括“T”电路，所述“T”电路包括将输入端口连接到中间端口的第一串联电感器、将所述中间端口连接到地的并联电容，和将所述中间端口连接到输出端口的第二串联电感器，使得所述CTLE电路的输入电容至少部分地由所述并联电容提供。
5.如权利要求1所述的低功率接收器，其特征在于，所述延迟线包括耦接到第二共源极晶体管的差分延迟线。
6.如权利要求5所述的低功率接收器，其特征在于，用于接收输入信号的输入端包括第一正输入端和第二负输入端；
所述第一主路径包括：第一正主路径和第二负主路径，其中，所述第一正主路径可操作地耦接到所述第一正输入端并且包括第一SF晶体管，所述第一SF晶体管被布置为将第一缩放因子应用于接收的输入信号；所述第二负主路径可操作地耦接到所述第二负输入端并且包括第二SF晶体管，所述第二SF晶体管被布置为将第二缩放因子应用于所述接收的输入信号；
所述第二路径包括第一正第二路径和第二负第二路径，所述第一正第二路径可操作地耦接到第一正输入端，并且包括延迟器和第一CS晶体管，所述延迟器被布置为延迟来自所述第一正输入端的所述接收的输入信号，所述第一CS晶体管被布置为将第三比例因子应用于延迟后的接收的输入信号；所述第二负第二路径可操作地耦接到所述第二负输入端，并且包括布置为延迟来自所述第二负输入端的所述接收的输入信号的延迟器和将第四缩放因子应用于延迟后的接收的输入信号的第二CS晶体管；
其中，所述第一SF晶体管和所述第一CS晶体管连接为单个SF-CS级，其输出被布置为从所述第一SF晶体管的输出中减去所述第一CS晶体管的输出并产生CTLE正输出信号，以及所述第二SF晶体管和所述第二CS晶体管连接为第二单个SF-CS级，第二单个SF-CS级的输出被布置为从所述第二SF晶体管的输出中减去所述第二CS晶体管的输出并产生CTLE负输出信号。
7.如权利要求6所述的低功率接收器，其特征在于，所述CTLE正输出信号被输入到第一可变增益放大器级并且所述CTLE负输出信号被输入到第二可变增益放大器级。
8.根据权利要求7所述的低功率接收器，其特征在于，在相应的CTLE正输出和CTLE负输出处使用无源可变电阻器来实现所述第一可变增益放大器级和所述第二可变增益放大器级。
9.根据权利要求6所述的低功率接收器，其特征在于，来自所述CTLE正输出信号和所述CTLE负输出信号的组合信号被配置为提供：在所述FFE CTLE输出处的低频破坏性信号分量、差分高频建设性信号分量和共模高频破坏性信号分量。
10.根据权利要求1所述的低功率接收器，其特征在于，还包括：耦接到所述源极跟随器晶体管和所述共源极晶体管的参考退化二极管，被布置为向所述FFE CTLE的所述源极跟随器晶体管和共源极晶体管提供稳定的偏置电压和相同的电流源；
或者，耦接到所述共源极晶体管的参考退化二极管为所述共源极晶体管提供偏置电压以定义所述共源极晶体管的电流；所述共源极晶体管的电流定义所述源极跟随器晶体管的电流。
11.一种用于均衡接收频率信号的方法，其特征在于，接收器具有基于前馈均衡FFE的连续时间线性均衡器CTLE，其中该方法包括：
接收输入信号；
在第一主路径中通过所述FFE CTLE的源极跟随器SF晶体管将缩放因子应用于所述接收的输入信号；
在所述FFE CTLE的第二路径中对所述接收的输入信号施加延迟；
在所述第二路径中通过共源极CS晶体管将缩放因子应用于延迟后的接收的输入信号，其中所述SF晶体管和所述CS晶体管连接为单个SF-CS级；以及
从所述SF晶体管的输出中减去所述CS晶体管的输出。
12.根据权利要求11所述的用于均衡接收频率信号的方法，其特征在于，进一步包括：配置所述单个SF-CS级以提供将被应用于所述接收的输入信号的均衡版本的可变增益控制。
13.根据权利要求11所述的用于均衡接收频率信号的方法，其特征在于，进一步包括：配置所述单个SF-CS级以提供对所述接收的输入信号的均衡版本的缓冲。
14.根据权利要求11所述的用于均衡接收频率信号的方法，其特征在于，进一步包括：经由提供延迟的低通电感器-电容器LC滤波器将所述CS晶体管连接到所述第二路径，并且从所述SF晶体管的输出中减去所述CS晶体管的输出包括：产生抑制的低频成分和在高频处的正增益。
15.根据权利要求11所述的用于均衡接收频率信号的方法，其特征在于，所述延迟线包括耦接到第二共源极晶体管的差分延迟线。
16.根据权利要求15所述的用于均衡接收频率信号的方法，其特征在于，还包括配置来自FFE CTLE的主路径的源极跟随器晶体管输出和FFE CTLE的第二路径的第二共源晶体管输出以及差分延迟的第二共源晶体管输出的组合信号以提供：在所述FFE CTLE的输出处的低频破坏性信号分量、差分高频建设性信号分量和共模高频破坏性信号分量。
17.一种通信单元，其特征在于，包括权利要求1-10任一项所述的具有基于前馈均衡FFE的连续时间线性均衡器CTLE的低功率接收器。
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