KR20130139586A - 출력 버퍼 회로, 이를 포함하는 장치들, 및 상기 출력 버퍼 회로의 동작 방법 - Google Patents

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Abstract

출력 버퍼 회로는 제1입력 신호들의 차이를 증폭하여 제1차동 신호들을 생성하고 제2입력 신호들의 차이를 증폭하여 제2차동 신호들을 생성하고, 상기 제1차동 신호들과 상기 제2차동 신호들에 기초하여 출력 신호를 출력하는 증폭기 및 상기 증폭기에 접속된 전송 회로를 포함한다. 상기 제1입력 신호들 중의 어느 하나는 상기 출력 신호이고, 상기 제2입력 신호들 중의 어느 하나는 상기 전송 회로의 출력 신호이다.

Description

출력 버퍼 회로, 이를 포함하는 장치들, 및 상기 출력 버퍼 회로의 동작 방법{OUTPUT BUFFER CIRCUIT, DEVICES INCLUDING THE SAME, AND OPERATING METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 출력 버퍼 회로에 관한 것으로, 특히 입력신호들과 서로 다른 피드백 경로들을 통하여 피드백되는 신호들의 차이를 증폭할 수 있는 출력 버퍼 회로와 이를 포함하는 장치들에 관한 것이다.
LCD(liquid crystal display)는 전계(electric field)를 이용하여 유전 이방성(dielectric anisotropy)을 갖는 액정의 광투과율을 조절함으로써 이미지를 디스플레이할 수 있다.
LCD는 칼라 필터 어레이(color filter array)가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이(thin film transistor array)가 형성된 박막 트랜지스터 기판을 포함할 수 있다.
공통 전압을 공급할 수 있는 공통 전극은 칼라 필터 기판에 형성되고, 데이터 신호를 개별적으로 공급할 수 있는 복수의 화소 전극들은 박막 트랜지스터 기판에 매트릭스 형태로 형성될 수 있다.
박막 트랜지스터 기판은 복수의 화소 전극들 각각을 개별적으로 구동하기 위한 박막 트랜지스터, 상기 박막 트랜지스터를 제어할 수 있는 게이트 라인(gate line), 상기 박막 트랜지스터로 데이터 신호를 공급할 수 있는 소스 라인(source line)을 포함할 수 있다.
LCD 드라이버(driver)는 LCD를 구동시키기 위한 장치로써, 게이트 라인들을 구동할 수 있는 게이트 드라이버, 소스 라인들을 구동할 수 있는 소스 드라이버, 공통 전극에 공통 전압을 공급하는 공통 전압 생성기, 상기 게이트 드라이버와 상기 소스 드라이버를 제어할 수 있는 컨트롤러(controller)를 포함할 수 있다.
소스 드라이버는 소스 라인에 포함되는 부하 성분에 의해 소스 라인으로 공급되는 데이터 신호가 왜곡되는 것을 방지하기 위해 출력 버퍼 회로를 포함할 수 있다. 상기 출력 버퍼 회로는 연산 증폭기를 이용하여 구현될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 출력 버퍼 회로의 출력을 서로 다른 피드백 경로들을 통하여 상기 출력 버퍼 회로로 피드백시킴으로써, 오버드라이빙(overdriving) 효과를 얻으면서 오버 슈트(over shoot)는 방지할 수 있는 출력 버퍼 회로, 이를 포함하는 장치들, 및 상기 출력 버퍼 회로의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 출력 버퍼 회로는 제1입력 신호들과 제2입력 신호들에 기초하여 출력 신호를 출력하는 증폭기, 및 상기 증폭기에 접속된 전송 회로를 포함하며, 상기 제1입력 신호들 중의 어느 하나는 상기 출력 신호이고, 상기 제2입력 신호들 중의 어느 하나는 상기 전송 회로의 출력 신호일 수 있다.
실시 예에 따라, 상기 증폭기는, 상기 제1입력 신호들의 차이를 증폭하여 제1차동 신호들을 생성하고, 상기 제2입력 신호들의 차이를 증폭하여 제2차동 신호들을 생성하고, 상기 제1차동 신호들과 상기 제2차동 신호들에 기초하여 상기 출력 신호를 출력할 수 있다.
실시 예에 따라, 상기 제1입력 신호들 중의 상기 어느 하나와 상기 제2입력 신호들 중의 상기 어느 하나는 상기 증폭기의 음의 입력 단자들로 피드백될 수 있다.
본 발명의 실시 예에 따른 소스 드라이버는 상기 출력 버퍼 회로, 및 상기 출력 버퍼 회로로 상기 제1입력 신호들 중의 다른 하나와 상기 제2입력 신호들 중의 다른 하나를 공급할 수 있는 디지털-아날로그 변환기를 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 출력 버퍼 회로와, 디스플레이 패널을 포함하고, 상기 디스플레이 패널은 상기 출력 버퍼 회로로부터 출력된 소스 라인 구동 신호에 따라 구동될 수 있는 소스 라인을 포함할 수 있다.
본 발명의 실시 예에 따른 전자 장치는 상기 디스플레이 장치와, 상기 디스플레이 장치의 동작을 제어할 수 있는 프로세서를 포함한다. 상기 전자 장치는 휴대용 장치일 수 있다.
실시 예에 따라, 상기 전송 회로는 전송 게이트 또는 임피던스 회로일 수 있다.
실시 예에 따라, 상기 제1입력 신호들 중의 상기 어느 하나와 상기 제2입력 신호들 중의 상기 어느 하나는 상기 증폭기의 음의 입력 단자들로 피드백될 수 있다.
본 발명의 실시 예에 따른 출력 버퍼 회로의 동작 방법은 제1입력 신호와 출력 버퍼로부터 피드백되는 제1피드백 신호의 차이를 증폭하여 제1차동 신호들을 생성하는 단계, 제2입력 신호와 상기 출력 버퍼에 접속된 전송 회로로부터 피드백되는 제2피드백 신호의 차이를 증폭하여 제2차동 신호들을 생성하는 단계, 및 상기 제1차동 신호들과 상기 제2차동 신호들에 기초하여 상기 제1피드백 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 출력 버퍼 회로는 상기 출력 버퍼 회로의 출력 신호를 서로 다른 피드백 경로들을 통하여 상기 출력 버퍼 회로로 피드백시킴으로써, 복수의 피드백 경로들이 모두 증폭기의 출력단으로부터 상기 출력 버퍼 회로로 형성된 경우보다 큰 오버드라이빙 효과를 얻을 수 있다.
본 발명의 실시 예에 따른 출력 버퍼 회로는 복수의 피드백 경로들이 모두 전송 회로의 출력단으로부터 상기 출력 버퍼 회로로 형성된 경우와는 달리 오버 슈트를 방지할 수 있는 효과가 있다.
즉, 본 발명의 실시 예에 따른 출력 버퍼 회로는 오버드라이빙 효과를 얻으면서도 오버 슈트는 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 소스 드라이버의 블록도이다.
도 3은 도 2에 도시된 출력 회로의 개략적인 회로도이다.
도 4는 도 3에 도시된 출력 버퍼 회로의 일 실시 예에 따른 회로도이다.
도 5는 도 3에 도시된 출력 버퍼 회로의 다른 실시 예에 따른 회로도이다.
도 6은 도 3에 도시된 증폭기의 회로도이다.
도 7은 피드백 경로들 각각에 따른 도 2에 도시된 출력 버퍼 회로의 출력 신호의 파형도를 나타낸다.
도 8은 도 2에 도시된 출력 버퍼 회로의 동작을 설명하기 위한 흐름도이다.
도 9는 도 1의 디스플레이 장치를 포함하는 전자 장치의 실시 예를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 장치의 블록도이다.
도 1을 참조하면, 디스플레이 장치(display device; 100)는 컨트롤러 (controller; 110), 소스 드라이버(source driver; 120), 게이트 드라이버(gate driver; 130), 및 디스플레이 패널(display pannel; 140)을 포함할 수 있다.
실시 예에 따라, 디스플레이 모듈은 각 구성 요소(110, 120, 및 130)를 포함할 수 있고, 상기 디스플레이 모듈은 디스플레이 패널(140)을 더 포함할 수 있다.
실시 예에 따라, 디스플레이 패널(140)은 TFT-LCD(thin film transistor-liquid crystal display) 패널, LED(light emitting diode) 디스플레이 패널, OLED (organic LED) 디스플레이 패널, 또는 AMOLED(active matrix OLED) 디스플레이 패널 등으로 구현될 수 있다.
컨트롤러(110)는 수직 시작 신호(STV), 출력 제어 신호들(HCLK,DIO,CLK1, 및 POL), 및 디지털 영상 데이터(DATA)를 출력할 수 있다.
소스 드라이버(120)는 컨트롤러(110)로부터 출력된 출력 제어 신호들 (HCLK,DIO,CLK1, 및 POL)에 응답하여 복수의 소스 라인들(source lines; Y1 내지 YP) 각각을 구동시킬 수 있다.
실시 예에 따라, 소스 드라이버(120)는 제1출력 제어 신호(CLK1)에 응답하여, 복수의 소스 라인들(Y1 내지 YP)의 차지 쉐어링(charge sharing) 동작을 수행할 수 있다.
다른 실시 예에 따라, 소스 드라이버(120)는 제1출력 제어 신호(CLK1)에 응답하여, 아날로그 데이터 신호들(SY1 내지 SYP) 각각을 복수의 소스 라인들(Y1 내지 YP) 각각으로 출력할 수 있다.
게이트 드라이버(130)는 컨트롤러(110)로부터 출력된 수직 시작 신호(STV)에 응답하여, 복수의 게이트 라인들(gate lines;G1 내지 GQ) 각각을 순차적으로 구동시킬 수 있다.
게이트 드라이버(130)는 복수의 게이트 라인들(G1 내지 GQ)을 구동시키기 위해 게이트 라인 구동 신호들(SG1 내지 SGQ)을 발생시킬 수 있다.
디스플레이 패널(140)은 복수의 소스 라인들(Y1 내지 YP)과 복수의 게이트 라인들(G1 내지 GQ)을 포함할 수 있으며, 복수의 소스 라인들(Y1 내지 YP)과 복수의 게이트 라인들(G1 내지 GQ)이 교차하는 부분마다 형성된 액정 셀들(142)을 포함할 수 있다.
액정 셀(142)는 액정 스위치(144)와 커패시터(CST)를 포함할 수 있다.
게이트 드라이버(130)로부터 게이트 라인(G1)을 통하여 전송된 게이트 라인 구동 신호(SG1)에 따라 액정 스위치(144)가 온(ON) 상태가 되면, 소스 드라이버 (120)로부터 소스 라인(Y1)을 통하여 전송된 아날로그 데이터 신호(SY1)가 액정 스위치(144)를 통하여 화소 전극(VPIX)으로 인가될 수 있다.
이 경우, 화소 전극(VPIX)과 공통 전극(VCOM) 사이에 발생하는 전계에 의해서 액정 셀(142)의 액정 배향 상태(liquid crystal orientation state)가 변화함에 따라, 이미지가 디스플레이 패널(140)을 통해 디스플레이될 수 있다.
커패시터(CST)는 게이트 라인(G1)이 다음 프레임(frame)에서 구동될 때까지 화소 전극(VPIX)에 인가된 신호를 유지시킬 수 있다.
도 2는 도 1에 도시된 소스 드라이버의 블록도이다.
도 1과 도 2를 참조하면, 소스 드라이버(120)는 쉬프트 레지스터(shift register; 210), 데이터 래치(data latch; 220), 제어 신호 생성기(control signal generator; 230), 및 출력 회로(output circuit; 240)를 포함할 수 있다.
쉬프트 레지스터(210)는 복수의 래치들(미도시)을 포함할 수 있으며, 상기 복수의 래치들 각각은 클럭 신호(HCLK)에 응답하여 순차적으로 수평 시작 신호 (DIO)를 쉬프트시킬 수 있다.
데이터 래치(220)는 쉬프트 레지스터(210)에서 쉬프트되어 출력된 수평 시작 신호를 수신하고, 수신된 수평 시작 신호에 응답하여 디지털 영상 데이터(DATA)를 저장할 수 있다.
데이터 래치(220)는 제1출력 제어 신호(CLK1)에 응답하여, 저장된 디지털 영상 데이터(DATA)를 출력할 수 있다.
제어 신호 생성기(230)는 제1출력 제어 신호(CLK1)와 극성 제어 신호(POL)에 응답하여 제2출력 제어 신호(ENOUT)를 생성할 수 있다. 극성 제어 신호(POL)는 복수의 소스 라인들(Y1 내지 YP)로 출력되는 아날로그 데이터 신호들(SY1 내지 SYP)각각의 극성(polarity)을 제어하기 위한 신호를 의미할 수 있다.
실시 예에 따라, 제어 신호 생성기(230)는 복수의 소스 라인들(Y1 내지 YP)의 차지 쉐어링 동작을 제어하기 위한 제어 신호를 생성할 수 있다.
출력 회로(240)는 데이터 래치(220)로부터 출력된 디지털 영상 데이터(DATA)를 수신하고, 극성 제어 신호(POL)와 제2출력 제어 신호(ENOUT)에 응답하여 디지털 영상 데이터(DATA)에 상응하는 아날로그 데이터 신호들(SY1 내지 SYP) 각각을 복수의 소스 라인들(Y1 내지 YP) 각각을 통하여 디스플레이 패널(140)로 전송할 수 있다.
도 3은 도 2에 도시된 출력 회로의 개략적인 회로도이다.
도 2와 도 3을 참조하면, 출력 회로(240)는 디지털-아날로그 컨버터 (digital-analog converter(DAC);250)와 복수의 출력 버퍼 회로들(260_1 내지 260_P)을 포함할 수 있다. 여기서, P는 자연수이다.
DAC(250)는 계조 전압(VGMA)에 응답하여 데이터 래치(220)로부터 출력된 디지털 영상 데이터(DATA)에 상응하는 제1입력 신호(VIN1)와 제2입력 신호(VIN2)를 생성할 수 있다.
제1입력 신호(VIN1)와 제2입력 신호(VIN2)는 아날로그 신호일 수 있다.
복수의 출력 버퍼 회로들(260_1 내지 260_P) 각각은 DAC(250)로부터 전송된 제1입력 신호(VIN1)와 제2입력 신호(VIN2)를 버퍼링할 수 있으며, 입력 신호들 (VIN1과 VIN2)과 피드백 신호들(VFB1과 VFB2)에 응답하여 아날로그 데이터 신호(SY1 내지 SYP)를 출력 할 수 있다. 각 출력 버퍼 회로(260_1 내지 260_P)로 공급되는 각 입력 신호(VIN1과 VIN2)의 전압 레벨은 서로 다를 수 있다.
실시 예에 따라, 복수의 출력 버퍼 회로들(260_1 내지 260_P) 각각은 정전기 방전을 막기 위한 별도의 회로(미도시)를 더 포함할 수 있다.
복수의 출력 버퍼 회로들(260_1 내지 260_P) 각각은 실질적으로 서로 동일한 구조를 가지고 있다.
출력 버퍼 회로(260_1)는 증폭기(262_1), 전송 회로 (264_1), 및 출력 패드(266_1)를 포함할 수 있다.
증폭기(262_1)는 제1입력 신호(VIN1), 제1피드백 신호(VFB1), 제2입력 신호 (VIN2), 및 제2피드백 신호(VFB2)에 응답하여 출력 신호(VOUT)를 출력할 수 있다. 예컨대, 증폭기(262_1)는 멀티-입력-단일-출력(multi-input-single-output) 증폭기로 구현될 수 있다.
전송 회로(264_1)는 증폭기(262_1)로부터 출력된 출력 신호(VOUT)를 출력 패드 (266_1)로 전송할 수 있다.
출력 패드(266_1)는 전송 회로(264_1)로부터 전송된 출력 신호(VOUT')에 응답하여, 아날로그 데이터 신호(VOUT'=SY1)를 소스 라인(Y1)을 통하여 디스플레이 패널 (140)로 전송할 수 있다. 이때, 출력 패드(266_1)로부터 출력된 신호(SY1)는 소스 라인을 구동할 수 있는 소스 라인 구동 신호로서 사용될 수 있다.
복수의 출력 버퍼 회로들(260_1 내지 260_P) 각각의 구조 및 동작은 도 4 내지 도 6을 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 출력 버퍼 회로의 일 실시 예에 따른 회로도이다.
도 4를 참조하면, 출력 버퍼 회로(260_1)의 일 실시 예에 따른 출력 버퍼 회로(260_1A)는 전송 게이트(transmission gate)로 구현된 전송 회로(264_1)를 포함할 수 있다.
전송 회로(264_1)는 제2출력 제어 신호(ENOUT)와 반전 제2출력 제어 신호 (/ENOUT)에 응답하여 스위칭될 수 있다. 이때 반전 제2출력 제어 신호(/ENOUT)는 제2출력 제어 신호(ENOUT)와 상보적인 신호이다. 예컨대, 제2출력 제어 신호 (ENOUT)가 인버터로 입력될 때, 반전 제2출력 제어 신호(/ENOUT)는 상기 인버터의 출력 신호일 수 있다.
전송 회로(264_1)가 스위칭 됨에 따라, 전송 회로(264_1)는 증폭기(262_1)로부터 출력된 출력 신호(VOUT)를 출력 신호(VOUT'=SY1)로서 출력 패드(266_1)로 전송할 수 있다.
출력 신호(VOUT')는 제1피드백 신호(VFB1)로서 증폭기(262_1)의 제1의 음의 입력 단자로 피드백되고, 출력 신호(VOUT)는 제2피드백 신호(VFB2)로서 증폭기(262_1)의 제2의 음의 입력 단자로 피드백될 수 있다. 도 4에 도시된 바와 같이, 각 피드백 신호 (VFB1과 VFB2)가 증폭기(262_1)의 각 음의 입력 단자로 피드백되는 경로는 서로 분리된다.
도 5는 도 3에 도시된 출력 버퍼 회로의 다른 실시 예에 따른 회로도이다.
도 5를 참조하면, 출력 버퍼 회로(260_1)의 다른 실시 예에 따른 출력 버퍼 회로(260_1B)는 임피던스 회로(impedance circuit)로 구현된 전송 회로(264_1)를 포함할 수 있다.
전송 회로(264_1)는 정전기 방전을 막기 위한 임피던스 회로, 예컨대 복수의 저항들(RESD1과 RESD2)을 포함할 수 있다. 각 저항(RESD1과 RESD2)의 저항값을 동일하거나 또는 서로 다를 수 있다.
출력 신호(VOUT'=SY1)의 전압 레벨은 출력 신호(VOUT)의 전압 레벨보다 낮을 수 있다. 도 5에 도시된 바와 같이, 각 피드백 신호(VFB1과 VFB2)가 증폭기 (262_1)의 각 음의 입력 단자로 피드백되는 경로는 서로 분리된다.
도 6은 도 3에 도시된 증폭기의 회로도이다.
도 3과 도 6을 참조하면, 증폭기(262_1)는 차동 증폭기(300), 전류 가산 회로 (310), 플로팅 전류 소스(floating current source; 320), 및 출력 드라이버(330)를 포함할 수 있다.
차동 증폭기(300)는 트랜지스터(MN3)를 통해 접지(VSS)에 접속될 수 있는 제1차동 트랜지스터들(MN1과 MN2)과, 트랜지스터(MN6)를 통해 접지(VSS)에 접속될 수 있는 제2차동 트랜지스터들(MN4와 MN5)을 포함할 수 있다.
각 트랜지스터(MN3과 MN6)는 바이어스 전압(VB5)에 따라 게이팅될 수 있다. 따라서, 증폭 동작시, 각 트랜지스터(MN3과 MN6)는 바이어스 전압(VB5)에 따라 전류 원(current source)으로서 동작할 수 있다.
실시 예에 따라, 제1입력 신호(VIN1)는 제1양의 입력 단자, 예컨대 제1차동 트랜지스터(MN1)의 게이트로 공급되고, 제2입력 신호(VIN2)는 제2양의 입력 단자, 예컨대 제2차동 트랜지스터(MN4)의 게이트로 공급되고, 제1피드백 신호(VFB1)는 제1의 음의 입력 단자, 예컨대 제1차동 트랜지스터(MN2)의 게이트로 공급되고, 제2피드백 신호(VFB2)는 제2의 음의 입력 단자, 예컨대 제2차동 트랜지스터(MN5)의 게이트로 공급될 수 있다.
제1차동 트랜지스터들(MN1과 MN2)은 제1입력 신호(VIN1)와 제1피드백 신호 (VFB1)의 전압 차이를 증폭하여 제1차동 신호들(DIF1과 DIF1')을 생성하고, 생성된 제1차동 신호들(DIF1과 DIF1')을 전류 가산 회로(310)로 출력할 수 있다.
제2차동 트랜지스터들(MN4와 MN5)은 제2입력 신호(VIN2)와 제2피드백 신호 (VFB2)의 전압 차이를 증폭하여 제2차동 신호들(DIF2과 DIF2')을 생성하고, 생성된 제2차동 신호들(DIF2과 DIF2')을 전류 가산 회로(310)로 출력할 수 있다.
전류 가산 회로(310)는 전류 미러(current mirror) 구조를 갖는 제1미러 트랜지스터들(MP1 내지 MP4)과, 전류 미러 구조를 갖는 제2미러 트랜지스터들(MN9 내지 MN12)을 포함할 수 있다.
제1미러 트랜지스터(MP1)와 제1미러 트랜지스터(MP3)는 제1바이어스 전압 (VB1)에 의해 게이팅되고, 제2미러 트랜지스터(MN9)와 제2미러 트랜지스터(MN11)는 제4바이어스 전압(VB4)에 의해 게이팅될 수 있다.
플로팅 전류 소스(320)는 복수의 제1미러 트랜지스터들(MP1 내지 MP4)과 제2미러 트랜지스터들(MP9 내지 MP12) 사이에 접속될 수 있다.
플로팅 전류 소스(320)는 복수의 트랜지스터들(MP5, MP6, MN7, 및 MN8)을 포함할 수 있다. 트랜지스터(MP5)와 트랜지스터(MP6)는 제2바이어스 전압(VB2)에 의해 게이팅되고, 트랜지스터(MN7)와 트랜지스터(MN8)는 제3바이어스 전압(VB3)에 의해 게이팅될 수 있다.
플로팅 전류 소스(320)는 전류 가산 회로(310)로 플로팅 전류(floating current)를 공급할 수 있다. 따라서, 플로팅 전류 소스(320)는 전류 바이어스 회로의 기능을 수행할 수 있다.
출력 드라이버(330)는 출력 신호(VOUT)의 발진을 방지하기 위한 복수의 커패시터들(CAP1과 CAP2), 풀-업 회로(MP7), 및 풀-다운 회로(MN13)를 포함할 수 있다.
풀-업 회로(MP7)가 PMOS 풀-업 트랜지스터로 구현될 때, 상기 PMOS 풀-업 트랜지스터(MP7)는 전원 전압(VDD)을 공급하는 전원 노드와 출력 노드(NOUT) 사이에 접속되고 노드(N5)의 전압 레벨에 따라 게이팅될 수 있다. 실시 예에 따라, 풀-업 회로(MP7)는 NMOS 풀-업 트랜지스터로 구현될 수 있다.
풀-다운 회로(MN13)가 NMOS 풀-다운 트랜지스터로 구현될 때, 상기 풀-다운 트랜지스터는 출력 노드(NOUT)와 접지 전압을 공급하는 접지(VSS) 사이에 접속되고, 노드(N6)의 전압 레벨에 따라 게이팅될 수 있다.
출력 드라이버(330)는 출력 노드(NOUT)의 전압을 출력 신호(VOUT)로서 출력할 수 있다.
도 7은 피드백 경로들 각각에 따른 도 2에 도시된 출력 버퍼 회로의 출력 신호의 파형도를 나타낸다.
도 3, 도 6, 및 도 7을 참조하면, 도 7에는 3가지 경우들(CASE 1 내지 CASE 3) 각각에 따른 출력 신호(VOUT)의 파형도가 도시되어 있다.
설명의 편의를 위하여, 증폭기(262_1)의 출력단의 전압(VOUT)은 9V, 전송 회로 (264_1)의 출력단의 전압(VOUT')은 8V인 것으로 가정한다.
경우 1(CASE 1)은 제1피드백 신호(VFB1)와 제2피드백 신호(VFB2)가 모두 증폭기(262_1)의 출력단으로부터 증폭기(262_1)로 피드백되는 경우를 가정한다. 이 경우 제1피드백 신호(VFB1)와 제2피드백 신호(VFB2) 각각의 전압은 9V이다.
경우 2(CASE 2)는 본 발명의 실시 예에 따른 증폭기(262_1)의 출력 신호(VOUT)의 파형도로서, 제1피드백 신호(VFB1)는 전송 회로(264_1)의 출력단으로부터 증폭기(262_1)의 제1의 음의 입력 단자로 피드백되고, 제2피드백 신호(VFB2)는 증폭기(262_1)의 출력단으로부터 증폭기(262_1)의 제2의 음의 입력단자로 피드백된다.
이 경우, 제1피드백 신호(VFB1)의 전압은 8V이고, 제2피드백 신호(VFB2)의 전압은 9V이다. 경우 1(CASE 1)과 비교할 때, 제1피드백 신호(VFB1)의 전압이 낮아짐에 따라, 트랜지스터(MN2)를 통해 흐르는 전류는 감소한다.
이에 따라, 각 노드(N1, N2, 및 N3)의 전압이 높아진다. 노드(N3)의 전압이 높아짐에 따라, 미러 트랜지스터(MP4)를 통해 흐르는 전류는 감소하고,각 노드(N4와 N5)의 전위는 낮아진다.
노드(N5)의 전압이 낮아짐에 따라, 풀-업 트랜지스터(MP7)를 통하여 흐르는 전류는 증가하고, 출력 노드(NOUT)의 전압(VOUT)이 높아진다. 따라서, 경우 2(CASE 2)의 출력 신호의 전압(VOUT)은 경우 1(CASE 1)의 출력 신호의 전압보다 빠르게 상승할 수 있다.
경우 3(CASE 3)은 제1피드백 신호(VFB1)와 제2피드백 신호(VFB2) 각각이 모두 전송 회로(264_1)의 출력단으로부터 증폭기(262_1)의 각 음의 입력 단자로 피드백되는 경우를 가정한다. 이 경우, 제1피드백 신호(VFB1)와 제2피드백 신호(VFB2) 각각의 전압은 8V가 된다.
경우 2(CASE 2)와 비교할 때, 제2피드백 신호(VFB2)의 전압이 낮아짐에 따라, 트랜지스터(MN5)를 통해 흐르는 전류는 감소한다.
이에 따라 각 노드(N1, N2, 및 N3)의 전압이 높아진다. 노드(N3)의 전압이 높아짐에 따라, 트랜지스터(MP4)를 통해 흐르는 전류는 감소하고, 각 노드(N4와 N5)의 전압은 낮아진다.
노드(N5)의 전압이 낮아짐에 따라, 풀-업 트랜지스터(MP7)를 흐르는 전류는 증가하고, 출력 노드(NOUT)의 전압이 높아진다. 따라서, 경우 3(CASE 3)의 출력 신호의 전압은 경우 2(CASE 2)의 출력 신호의 전압보다 빠르게 상승할 수 있다.
그러나, 도 7에 도시된 바와 같이, 경우 3(CASE3)의 오버 슈트는 경우 2 (CASE2)의 오버 슈트보다 크다.
도 7의 파형도를 참조하면, 경우 1(CASE 1)의 경우 제1시점(t1)에서의 출력 신호(VOUT)의 전압은 제1전압(V1)이고, 경우 2(CASE 2)의 경우 제1시점(t1)에서의 출력 신호(VOUT)의 전압은 제2전압(V2>V1)이고, 경우 3(CASE 3)의 경우 제1시점 (t1)에서의 출력 신호(VOUT)의 전압은 제3전압(V3>V2)이다.
제1시점(t1)에서의 출력 신호(VOUT)의 전압의 크기는 경우 3(CASE 3), 경우 2(CASE 2), 및 경우 1(CASE 1)의 순서이다. 도 7에 도시된 바와 같이, 경우 3(CASE 3)이 각 경우(CASE 1과 CASE 2)보다 전압을 빠르게 상승시키는 능력, 즉 오버드라이빙(overdriving) 능력이 크다.
그러나, 경우 3(CASE 3)에서, 제2시점(t2)에서의 출력 신호(VOUT)의 전압은 세틀링 전압(settling voltage; VS)을 초과하는 오버슈트(overshoot)가 발생한다.
그러나, 경우 2(CASE 2)에서, 제2시점(t2)에서의 출력 신호(VOUT)의 전압은 세틀링 전압(VS)을 초과하지 않는다. 즉 경우 2(CASE)에서는 오버슈트가 발생하지 않는다.
즉, 본 발명의 실시 예에 따른 출력 버퍼 회로(예컨대, 경우 2(CASE 2))는 경우 1(CASE 1)보다 높은 오버드라이빙 능력을 가지면서도, 경우 3(CASE 3)에서 발생하는 오버 슈트를 방지할 수 있는 효과를 갖는다.
도 8은 도 2에 도시된 출력 버퍼 회로의 동작을 설명하기 위한 흐름도이다.
도 3, 도 6, 및 도 8을 참조하면, 차동 증폭기(300)는 제1입력 신호(VIN1)와 제1피드백 신호(VFB1)의 차이를 증폭하여 제1차동 신호들(DIF1과 DIF1')을 생성할 수 있다(S10).
차동 증폭기(300)는 제2입력 신호(VIN2)와 제2피드백 신호(VFB2)의 차이를 증폭하여 제2차동 신호들(DIF2과 DIF2')을 생성할 수 있다(S12). 이때, S10과 S12는 동시에 수행된다.
도 6을 참조하여, 상술한 바와 같이 각 구성 요소(310, 320, 및 330)는 제1차동 신호들(DIF1과 DIF1')과 제2차동 신호들(DIF2과 DIF2')에 따라 생성되는 전류에 기초하여 출력 신호(VOUT), 예컨대 제2피드백 신호(VFB2)를 생성하고, 전송 회로(264_1)는 출력 신호(VOUT)에 기초하여 제1피드백 신호(VFB1)를 생성할 수 있다 (S14).
도 9는 도 1의 디스플레이 장치를 포함하는 전자 장치의 실시 예를 나타낸다.
전자 장치(400)는 PC(personal computer) 또는 휴대용 장치(portable device)에 사용될 수 있다. 상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 장치(400)는 프로세서(401), 파워 소스(410), 저장 장치(420), 메모리 (430), 입출력 포트들(440), 확장 카드(450), 네트워크 장치(460), 및 디스플레이 장치(100)를 포함한다. 실시 예에 따라. 전자 장치(400)는 카메라 모듈(480)을 더 포함할 수 있다.
프로세서(401)는 IC 또는 SoC로 구현될 수 있다.
프로세서(401)는 구성 요소들(elements; 100, 및 410~480) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(410)는 구성 요소들(100, 및 410~480) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(420)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(430)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(430)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(401)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(401)와 메모리(430) 사이에 구현될 수 있다.
입출력 포트들(440)은 전자 장치(400)로 데이터를 전송하거나 또는 전자 장치(400)로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(440)은 컴퓨터 마우스와 같은 포인팅 장치 (pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(450)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(450)는 SIM (Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(460)는 전자 장치(400)를 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이 장치(100)는 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 또는 네트워크 장치(460)로부터 출력된 데이터를 디스플레이할 수 있다. 디스플레이 장치(100)의 구조와 동작은 도 1부터 도 8을 참조하여 설명한 바와 같다.
카메라 모듈(480)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(480)로부터 출력된 전기적인 이미지는 저장 장치(420), 메모리(430), 또는 확장 카드(450)에 저장될 수 있다. 또한, 카메라 모듈 (480)로부터 출력된 전기적인 이미지는 디스플레이 장치(100)를 통하여 디스플레이될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 디스플레이 장치
110 : 컨트롤러
120 : 소스 드라이버
130 : 게이트 드라이버
140 : 디스플레이 패널
210 : 쉬프트 레지스터
220 : 데이터 래치
230 : 제어 신호 생성기
240 : 출력 회로
250 : 디지털-아날로그 컨버터
400 : 전자 장치

Claims (10)

  1. 제1입력 신호들과 제2입력 신호들에 기초하여 출력 신호를 출력하는 증폭기;및
    상기 증폭기에 접속된 전송 회로를 포함하며,
    상기 제1입력 신호들 중의 어느 하나는 상기 출력 신호이고, 상기 제2입력 신호들 중의 어느 하나는 상기 전송 회로의 출력 신호인 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 증폭기는,
    상기 제1입력 신호들의 차이를 증폭하여 제1차동 신호들을 생성하고, 상기 제2입력 신호들의 차이를 증폭하여 제2차동 신호들을 생성하고, 상기 제1차동 신호들과 상기 제2차동 신호들에 기초하여 상기 출력 신호를 출력하는 출력 버퍼 회로.
  3. 제1항에 있어서,
    상기 전송 회로는 전송 게이트(transmission gate)인 출력 버퍼 회로.
  4. 제1항에 있어서,
    상기 전송 회로는 임피던스 회로인 출력 버퍼 회로.
  5. 제1항에 있어서,
    상기 제1입력 신호들 중의 상기 어느 하나와 상기 제2입력 신호들 중의 상기 어느 하나는 상기 증폭기의 음의 입력 단자들로 피드백되는 출력 버퍼 회로.
  6. 제1항의 출력 버퍼 회로; 및
    상기 출력 버퍼 회로로 상기 제1입력 신호들 중의 다른 하나와 상기 제2입력 신호들 중의 다른 하나를 공급할 수 있는 디지털-아날로그 변환기를 포함하는 소스 드라이버.
  7. 제1항의 출력 버퍼 회로; 및
    디스플레이 패널을 포함하고,
    상기 디스플레이 패널은 상기 출력 버퍼 회로로부터 출력된 소스 라인 구동 신호에 따라 구동될 수 있는 소스 라인을 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 전송 회로는 전송 게이트 또는 임피던스 회로인 디스플레이 장치.
  9. 제8항의 디스플레이 장치; 및
    상기 디스플레이 장치의 동작을 제어할 수 있는 프로세서를 포함하는 전자 장치.
  10. 제1입력 신호와 출력 버퍼로부터 피드백되는 제1피드백 신호의 차이를 증폭하여 제1차동 신호들을 생성하는 단계;
    제2입력 신호와 상기 출력 버퍼에 접속된 전송 회로로부터 피드백되는 제2피드백 신호의 차이를 증폭하여 제2차동 신호들을 생성하는 단계; 및
    상기 제1차동 신호들과 상기 제2차동 신호들에 기초하여 상기 제1피드백 신호를 생성하는 단계를 포함하는 출력 버퍼 회로의 동작 방법.
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