JP2008227980A - ディジタル遅延等化器、その乗数係数決定方法及び制御プログラム - Google Patents

Abstract

【課題】ディジタル遅延等化器の簡易な乗数係数算定方法を提供し、それを用いた回路規模が小さく安価な等化器を提供することを目的とする。
【解決手段】通信システムの受信装置において、判定帰還型等化器２６に前置して設置されたＦＩＲ型ディジタル遅延等化器２５であって、前記ディジタル遅延等化器２５は、その乗算器の乗数係数を算定する算定モードを制御する制御部２５ｄを具備し、前記乗数係数を一定の初期値に設定する機能と、前記算定モードにおいて適応等化された前記判定帰還型等化器のタップ係数に基づいて前記乗数係数を算定する機能と、前記算定した乗数係数を新たな乗数係数に再設定する機能と、前記判定帰還型等化器のタップ係数の零からの偏移評価量が基準値以下になるまで繰り返し算定モードを継続する機能とを備えて構成されるようにした。
【選択図】図３

Description

本発明は、ディジタル遅延等化器に関し、特に自動判定型帰還等化器が併設されている場合のＦＩＲ型ディジタル遅延等化器とその乗数係数の決定方法に関する。

通信システム、特にディジタル無線通信システムの送信機及び受信機においては、目的外の信号や雑音を抑制し限られた周波数帯域を有効に利用するために、通常、急峻なカットオフ特性をもったバンドパスフィルタが使用されることが多い。一般に、急峻なカットオフ特性を有し且つ通過帯域内において所望の振幅特性を備えるフィルタは、通過帯域内の遅延特性が平坦にならない場合が多い。

これらバンドパスフィルタ等の遅延特性が平坦でないと、データ信号波形がひずみ、誤り率が増大し伝送品質が劣化してしまうので、通過帯域内の遅延特性を平坦になるように補償する遅延等化器を用いるのが一般的である。この遅延等化器は、それ自身の振幅特性は平坦であり、遅延特性は補償対象であるフィルタ等の遅延特性と合わせると平坦になるという特性を備えている必要がある。

遅延等化器にはアナログフィルタを用いる場合もあるが、個体のバラツキに対する調整に手間がかかり、また、個体差により遅延特性を十分に補償（等化）できない等の問題点があり、ディジタルフィルタ型のディジタル遅延等化器に期待が寄せられている。

このディジタルフィルタ型のディジタル遅延等化器の特性は、単位時間遅延素子の各出力信号に乗算する各乗数係数によって決まる。しかし、等化対象フィルタの遅延特性を補償するディジタル遅延等化器の各乗数係数を解析的に決定する解析的設計は一般的に難しい問題であり、さらに、等化対象フィルタが何種類もあり、それぞれに製造偏差をも含むことを考えると各乗数係数を解析的に算定することは現実的ではない。

それを解決する一つの方法として、自動等化（適応等化ともいう）機能を備えるるＦＩＲ（Finite Impulse Response）型ディジタルフィルタ（トランスバーサル型フィルタとも呼ばれる）を用いて、その乗数係数を通信中も自動的に（適応的に）調整する方法が知られている（例えば特許文献１参照）。

すなわち、図４に示すように、このディジタル遅延等化器は、等化対象であるＩＩＲ（Infinite Impulse Response）型フィルタ１００から入力された信号を単位時間ずつ遅延させる複数の単位時間遅延素子１０１と、この複数の遅延素子１０１の各遅延信号に乗数係数を乗じる複数の乗算器１０２（その内部に乗数係数を格納する格納部を含む）と、この複数の乗算器１０２の各出力の総和をとる加算器１０３と乗算器１０２の乗数係数を求め、乗算器１０２に設定する乗数係数演算器１０４を備えて構成されており、常時、信号系列から適応的に乗数係数を調整することにより、等化対象フィルタの通過帯域内の遅延特性の変動を良好に抑えて、遅延特性の平坦化を行っている。

このいわゆる自動等化器を利用した方法は、等化対象フィルタの特性が時間的に変動してもよいし、また、特性の異なった対象フィルタであっても、自動的に乗数係数を調整するので前もって乗数係数を決定するという問題は生じない。
特開平５−１９１２０７号公報

しかし、従来方式では、等化対象フィルタの遅延特性は時間的な変化がほとんどないにもかかわらず、自動等化器の乗数係数を絶えず乗数係数演算器１０４で求めるというムダをしており、さらに、フィルタの乗数係数を自動的に求める乗数係数演算器１０４は遅延素子１０１の個数分必要であるために、回路規模が増大するという問題点があった。

本発明は、上述の問題に鑑み、ディジタル遅延等化器の簡易な乗数係数算定方法を提供し、それを用いた回路規模が小さく安価な遅延等化器を提供することを、その目的とする。

上記課題を解決するため、本発明に係るディジタル遅延等化器は、入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなり、前記各乗数係数を、予め別に装備され後置された適応型の判定帰還型等化器のタップ係数に基づき算定する制御手段を、前記格納部に併設したことを特徴とする（請求項１）。

これにより、本ディジタル遅延等化器においては、通信システムに備わっている後続の判定帰還型等化器の適応的に調整されるタップ係数を利用することによって、従来の乗算係数を適応的に決定する係数演算回路を各乗算器毎に設けることなく、回路を簡易化し、しかも、乗算器の乗数係数を決めるという人手による複雑な設計作業を不要にし、経済的な遅延等化器を提供するという効果を発揮することができる。

また、前記制御手段は、テスト信号を用いて前記乗数係数を算定するモードである算定モードと、その算定後の値に前記乗数係数を固定して通信に用いる通信モードとの２つのモードを各別に制御するモード制御機能を備えたことを特徴とする（請求項２）。

これにより、人手による計算等を介することなく算定モードで自動的にディジタル遅延等化器として最適な乗数係数を算定し、これを固定して通信モードで用いることで経済的なディジタル遅延等化器の実現を可能にしている。また、通信中は本ディジタル遅延等化器が固定遅延歪みを等化するので、後置の判定帰還型等化器乗算器は変動遅延歪みの等化でよいので適応動作が速くなるというメリットも生じる。

さらに、前記制御手段は、前記算定モードにあって、前記ディジタル遅延等化器と前記判定帰還型等化器を共に動作させて前記判定帰還型等化器のタップ係数を自動調整させた後にそのタップ係数を取得しそれに基づいて前記ディジタル遅延等化器の前記乗数係数の算定を行なう係数算定機能を備えたことを特徴とする（請求項３）。

また、前記モード制御機能は、前記判定帰還型等化器のタップ係数のゼロからの偏移を測る評価量が基準値以上であるか否かを判定する判定機能を備え、前記評価量が基準値以上であれば前記算定モードを繰り返し、前記評価量が基準値以下であれば前記通信モードに切替えてもよい（請求項４）。

これにより、前記算定モードから通信モードへの自動的な切替を可能にしている。

前記課題を解決するため、本発明に係る通信システムは、ディジタル遅延等化器をＦＩＲ型とし、これを備えたことを特徴とする（請求項５）。

これにより、固定遅延は本ディジタル遅延等化器が等化し、伝送路でのフェージング等による変動遅延歪みは後置された判定帰還型等化器で自動等化することができ、全体として遅延歪みの影響の少ない通信システムの実現が可能となる。

前記課題を解決するため、本発明に係るディジタル遅延等化器の乗数係数決定方法であって、入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなるディジタル遅延等化器において、前記乗数係数を一定の初期値に設定する初期値設定工程と、前記初期値を設定された前記ＦＩＲ型ディジタル遅延等化器と共に予め別に装備され後置された判定帰還型等化器に自動調整動作をおこなわせその自動調整結果のタップ係数を取得する取得工程と、その取得したタップ係数に基づいて前記乗数係数を算定する係数算定工程と、その算定結果を新たな乗数係数として前記格納部に格納する再設定工程とを備えたことを特徴とする（請求項６）。

これにより、人手による複雑な計算等を介することなく、しかもディジタル遅延等化器自身に乗算器毎の乗算係数算定装置を設けることなく、自動的にディジタル遅延等化器として最適な乗数係数を算定する方法が可能になり、この方法を実装することにより経済的なディジタル遅延等化器の実現を可能にしている。

また、前記取得したタップ係数の零からの偏移を測る評価量が基準値以下であるかを判定する判定工程を前記再設定工程の後に設けてもよい（請求項７）。

これにより、前記算定モードから通信モードへの自動的な切替を可能にしている。

さらに、前記乗算器の乗数係数決定方法において、前記係数算定工程は、前記判定帰還型等化器の適応調整後のタップ係数を上記乗数係数に加算して新たな乗数係数を算定してもよい（請求項８）。

前記課題を解決するために、本発明に係る制御プログラムは、入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなるディジタル遅延等化器において、前記乗数係数を一定の初期値に設定する初期値設定処理と、前記初期値を設定された前記ＦＩＲ型ディジタル遅延等化器と共に予め別に装備され後置された判定帰還型等化器に自動調整動作をおこなわせその自動調整結果のタップ係数を取得する取得処理と、その取得したタップ係数に基づいて前記乗数係数を算定する係数算定処理と、その算定結果を新たな乗数係数として前記格納部に格納する再設定処理と、前記取得したタップ係数の零からの偏移を測る評価量が基準値以下であるかを判定する判定処理と、をコンピュータに実行させるように構成したことを特徴とする（請求項９）。

本ディジタル遅延等化器に併設されている判定帰還形等化器の適応調整動作によって決まるタップ係数を用いて、本ディジタル遅延等化器の乗算器の乗数係数を求めているため、乗数係数決定のための複雑な設計計算は不要になり、且つ又、乗数係数決定のための回路が従来に比べ非常に簡単化され、経済的な遅延等化器が提供できる。

また、ディジタル遅延等化器の乗算器の係数を一度決定した後、乗数係数値を保持することにより、伝送路の状態に関わらず、フィルタの遅延特性に対する補償特性を均一にすることができる。さらに、これにより後置された判定帰還形等化器の入力信号は遅延特性が補償されているため、判定帰還形等化器ではフェージング等で発生する時間変動する伝送路歪のみを補償すればよいので速やかな追随性を有することになり、通信システム全体の性能向上が図れる。

以下、本発明の実施形態について図1乃至図２に基づいて説明する。
図１と図２には、本発明の一実施形態に係るＦＩＲ型ディジタル遅延等化器をディジタル無線通信システムに適用した場合を示している。

先ず、送信機の構成と動作について図１（Ａ）に基づいて説明する。
送信機は、入力データ信号を変調する変調器１１、変調された信号をアナログ信号に変換するＤ／Ａ変換器１２、アナログ信号と発振器１７からの高周波信号を混合し高周波帯域に信号変換するミキサ１３、高周波増幅器１４、必要な帯域の信号のみ通過させるバンドパスフィルタ（ＢＰＦ）１５、アンテナ１６及び高周波波信号を発生する発振器１７を備えて構成されている。

送信すべきデータ入力信号が変調器１１に入力されると、変調器１１において例えば位相変調などの変調信号に変換され、Ｄ／Ａ変換器１２でアナログの信号に変換され、さらに空間を伝搬する高周波信号に変換するために、ミキサ１３で発振器１７からの被変調波信号である高周波信号と混合され周波数変換され、高周波増幅器１４で増幅され、バンドパスフィルタ（送信ＢＰＦ）１５で、所定の周波数帯域の信号のみとなるように帯域制限を受け、アンテナ１６から電波として放射される。

次に、受信機の構成と動作について図１（Ｂ）に基づいて説明する。
受信機は、電波を受信し高周波信号に変えるアンテナ２１、高周波信号中の必要な帯域の信号のみを選択し通過させるバンドパスフィルタ２２、周波数変換を行なうミキサ２３、局部周波数を発振生成する局部発振器２８、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器２４、送信機と受信機のバンドパスフィルタで生じる遅延歪みを主として補償するディジタル遅延等化器２５、フェージングなど変動する遅延歪みを補償する判定帰還型等化器２６、及び変調波をベースバンド信号に復調する復調器２７を備えて構成されている。

アンテナ２１で受信される高周波信号は、バンドパスフィルタ（受信ＢＰＦ）２２によって所定の周波数帯域の信号のみが通され、この通過信号はミキサ２３で局部発振器２８からの高周波信号と混合され、ベースバンド信号に周波数変換された後、Ａ／Ｄ変換器２４でディジタルの信号に変換される。この信号はディジタル遅延等化器２５において送受信機のバンドパスフィルタ１５、２２等により受けた遅延歪みを等化され、さらに判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）２６において主として伝送路でのフェージング等による伝送路歪が適応等化された後、復調器２７で復調処理を受けてデータ出力に再生される。

ここで、ディジタル遅延等化器２５は、バンドパスフィルタ１５、２２等に起因する時間的な変動のない遅延歪みを予め等化する役割を担っている。これによって、後続設置された判定帰還型等化器（ＤＦＥ）２６では、固定遅延分の等化の必要がなくなるので、フェージング等による時間的に変動する信号波形歪みの適応等化の追従性が高まり、全体として効果的な遅延等化能力を発揮するという効果を奏する。なお、判定帰還型等化器（ＤＦＥ）２６は、非線形の自動（適応）等化器であり、線形のトランスバーサル型等化器よりも一般的条件では等化能力が高いので用いられる。

次に、このディジタル遅延等化器２５と判定帰還形等化器（ＤＦＥ）２６の構成と動作を、図２及び図３に基づいて詳しく説明する。
図２に、ディジタル遅延等化器２５と判定帰還形等化器２６のブロック構成を示す。

ディジタル遅延等化器２５は、ここでは、ＦＩＲ（Finite Impulse Response）型のディジタルフィルタであり、入力された信号を単位時間Ｔずつ遅延させる複数の単位時間遅延素子２５ａと、この複数の遅延素子の各遅延信号に格納部２５ｄに格納された乗数係数を乗じる複数の乗算器２５ｂと、この複数の乗算器２５ｂの各出力信号の総和をとる加算器２５ｃと、判定帰還形等化器２６のタップ係数演算器２６ｂで求められるタップ係数の情報を基に、遅延等化動作をするのに必要な乗算係数を算定する制御部２５ｅを前記格納部２５ｄに併設して構成される。

ここで、ディジタル遅延等化器２５に後置されている判定帰還形等化器２６は、複数の単位遅延器とタップ係数乗算器、及び加算器で構成されるＦＩＲ部２６ａ、及び、タップ係数を適応的に算出するタップ係数演算器２６ｂを備えて構成されている。元来、固定遅延歪みと変動遅延歪みの両方を等化する能力を備えていることから、本実施形態では、ディジタル遅延等化器２５の乗数係数の算定モード（フェージング等変動遅延歪みがない状態でテスト信号を送って行なう）において判定帰還形等化器２６に遅延歪みの等化をおこなわせ、そのときのタップ係数が遅延歪みを等化していることを利用して、ディジタル遅延等化器２５の乗数係数をこの判定帰還形等化器２６のタップ係数に基づいて算定するようにしているのである。

これにより、ディジタル遅延等化器２５においては、通信システムに備わっている後続の判定帰還型等化器２６の適応的に調整されるタップ係数を利用することによって、従来の乗算係数を適応的に決定する係数演算回路を各乗算器２５ｂ毎に設けることなく、回路を簡易化し、しかも、乗数係数を決めるという人手による複雑な設計作業を不要にし、経済的な遅延等化器を提供するという効果を発揮することができる。

また、制御手段２５ｅは、テスト信号を用いて前記乗数係数を算定するモードである算定モードと、その算定後の値に前記乗数係数を固定して通信に用いる通信モードとの２つのモードを各別に制御するモード制御機能を備えている。一旦、乗算器２５ｂで使う乗数係数が算定モードにおいて最適に決定されると、その後の通信では、その乗数係数が維持固定されて通常のディジタルフィルタと同じように動作し、固定遅延特性の補償（等化）を行なう。

これにより、人手による計算等を介することなく算定モードで自動的にディジタル遅延等化器として最適な乗数係数を算定し、これを固定して通信モードで用いることで経済的なディジタル遅延等化器の実現を可能にしている。また、通信中は本ディジタル遅延等化器が固定遅延歪みを等化するので、後置の判定帰還型等化器乗算器は変動遅延歪みの等化でよいので適応動作が速くなるというメリットも生じる。

さらに、制御手段２５ｅは、算定モードにあっては、ディジタル遅延等化器２５と判定帰還型等化器２６を共に動作させて、前記判定帰還型等化器２６のタップ係数を自動調整させた後にそのタップ係数を取得し、それに基づいてディジタル遅延等化器２５の乗数係数の算定を行なう係数算定機能を備えている。

また、前記モード制御機能は、判定帰還型等化器２６のタップ係数（主タップのタップ係数を除く）のゼロからの偏移を測る評価量が基準値以上であるか否かを判定する判定機能を備え、前記評価量が予め定められた基準値以上であれば算定モードを繰り返し、評価量が基準値以下であれば通信モードに切替える働きをする。これにより、算定モードから通信モードへの自動的な切替を可能にしている。
以上のような構成によって、固定遅延歪みを等化するディジタル遅延等化器２５自身は乗数係数を適応的に決める回路を設けなくてよいので、回路規模が小さくなるというメリットがある。

次に、このディジタル遅延等化器２５の制御部２５ｅの動作を、図３に基づいて説明する。なお、以下の説明の便宜のため、ｊ番目の乗算器２５ｂで使う乗数係数をＣｊ（ｊ＝１〜Ｎ，Ｎは乗算器の数）で表し、また、判定帰還形等化器２６のｉ番目のタップ係数演算器８のタップ係数をＢｉ（ｉ＝１〜Ｍ，Ｍはタップ係数演算器の数）で表す。

図３には、制御部２５ｅの乗数係数の算定モードにおける動作、すなわち乗数係数Ｃｊの決定方法のフローチャートが示されている。

算定モードのスタートは、例えば、電源投入により算定モードを開始してもよいし、手動スイッチ操作により始めるようになっていてもよい。

算定モードの開始後は、乗数係数Ｃｊの初期設定を行なう（ステップＳ２０１、初期値設定工程、初期値設定処理）。最初はディジタル遅延等化器として最適に動作する乗数係数Ｃｊは分かっていないので、ディジタル遅延等化器２５の振幅特性及び遅延特性が、共に平坦となるように、格納部２５ｄに格納する乗数係数Ｃｊを中央の乗数係数のみ１で、他はゼロに設定するものとしている。

ディジタル遅延等化器２５の乗数係数Ｃｊを初期値に固定したまま、テスト信号を伝送し、判定帰還型等化器２６のタップ係数Ｂｊを調整させる（ステップＳ２０２、判定帰還型等化器適応工程）。本工程は、フェージング等による時間的に変動する伝送路歪がない状態でテスト信号の伝送を行う。これは固定遅延歪みを等化するためだからである。

この状態では、信号の通過帯域内のバンドパスフィルタ１５，２２等によって発生した遅延特性が存在しており、ディジタル遅延等化器２５は平坦な遅延特性のためこれらの遅延歪を等化できず、判定帰還形等化器２６でこの遅延歪みを適応等化することになる。繰り返しテスト信号により逐次タップ係数を調整させることによって、タップ係数演算器２６ｂで生成されるタップ係数Ｂｊは、遅延歪みの等化のために中央のタップ以外にもタップ係数がゼロにならないものが出る。タップ係数Ｂｊの値は、バンドパスフィルタ１５，２２等の遅延特性に依存した値になる。
次に制御部２５ｅは、タップ係数演算器２６ｂで生成されたタップ係数Ｂｊを取得する（ステップＳ２０３、取得工程、取得処理）。

その取得したタップ係数値を基に、乗算器２５ｂで使用する乗数係数Ｃｊを求める（ステップＳ２０４、係数算定工程、係数算定処理）。具体的には、一例として、次式で示すようなアルゴリズムで行う。ｋは調整のｋ段階目を表し、係数ａは、通常は１以下の正の実数を与える。
Ｃｊ（０）は初期設定値を示す。
Ｃｊ（ｋ）＝Ｃｊ（ｋ−１）＋ａ＊Ｂｊ（ｋ）（ｋ＝１，２、・・）。

算出された係数Ｃｊ（ｋ）を格納部２５ｄに設定する（ステップＳ２０５、再設定工程）。求められた係数値Ｃｊを格納部２５ｄに設定することにより、ディジタル遅延等化器２５は通過帯域で遅延を持った特性となり、バンドパスフィルタ１５、２２等での遅延特性との合成遅延は平坦に近づく。このことにより、判定帰還形等化器２６で等化しなければならない遅延歪み分は少なくなるので、タップ係数演算器２６ｂで生成されるタップ係数Ｂｊは、中央のタップ以外のタップのタップ係数がゼロに近づく。

次に、制御部２５ｅでは、上記係数算定工程で使用したタップ係数Ｂｊの情報から、主タップを除くタップ係数Ｂｊの零からの偏移を測る評価量が予め定められた基準値以下か否かを判定する（ステップＳ２０６、判定工程、判定処理）。基準値以上であれば、再度算定モードを繰り返して乗数係数を算定し、基準値以下であれば、この算定モードを終了し、通信モードへ移行する。
なお、上記タップ係数Ｂｊの零からの偏移を測る評価量としては、各タップ係数Ｂｊの自乗和を使ってもよいし、また、絶対値の和を使ってもよい。

以上の算定モードの動作によって、本ディジタル遅延等化器２５の乗数係数Ｃｊは遅延歪みを等化（補償）するように調整され、それに伴って判定帰還型等化器２６へはディジタル遅延等化器２５によって遅延等化された信号が入力されるので、判定帰還型等化器２６では遅延等化の必要性が少なくなり、そのタップ係数は、ほぼ零に近い値（中央タップのタップ係数を除き）になり、判定帰還型等化器２６としては遅延補償は行なっていない状態になる。これによって、判定帰還型等化器２６は、回線での時間変動をする遅延歪み等の補償にその機能を全面的に発揮できるようになり、役割分担によってその目的をよりよく果たせるようになる。

ここで、上述した初期値設定処理、タップ係数取得処理、係数算定処理、再設定処理、判定処理の各処理については、その各処理内容をプログラム化し、コンピュータに実行させるようにしてもよい。

なお、上記説明では、ディジタル遅延等化器２５の初期値設定に中央タップ以外は零に初期設定するとしてきたが、この乗数係数は等化対象のバンドパスフィルタの遅延特性を補償するおよその値が分かっている場合にはそれを設定してもよい。これにより、判定帰還型等化器のタップ調整に要する時間が短くなり、その結果全体として算定モードの時間が短縮されるというメリットがある。

以上の構成と動作により、本発明に係る実施形態では、通常、無線通信システムに備えられている判定帰還形等化器の適応等化動作によって決まるタップ係数に基づいて、ディジタル遅延等化器の乗算器の乗数係数を求めているため、乗数係数決定のための複雑な設計計算は不要になり、且つ又、乗数係数決定のための回路が従来に比べ非常に簡易化され、安価な遅延等化器が提供できる。

また、ディジタル遅延等化器の乗数係数を一度決定した後、乗数係数値を保持することにより、伝送路の状態に関わらず、フィルタの遅延特性に対する補償特性を均一にすることができる。さらに、これにより後置された判定帰還形等化器の入力信号は遅延特性が補償されているため、判定帰還形等化器ではフェージング等で発生する時間変動する伝送路歪のみを補償すればよいので速やかな追随性を有することになり、通信システム全体の性能向上が図れるという効果を奏する。

本発明の一実施形態に係るディジタル無線システムの構成ブロック図である。 図１（Ａ）は送信機の構成ブロック図であり、図１（Ｂ）は受信機の構成ブロック図である。 本実施形態に係るディジタル遅延等化器及び判定帰還型等化器の構成ブロック図である。 本実施形態に係るディジタル遅延等化器の算定モードにおける動作を示すフローチャート図である。 従来のトランスバーサル型の適応動作をおこなうディジタル遅延等化器のブロック図である。

符号の説明

１１ 変調器
１２ Ｄ／Ａ変換器
１３ ミキサ（混合器）
１４ 高周波増幅器
１５ バンドパスフィルタ（送信ＢＰＦ）
１６ 送信アンテナ
１７ 発振器
２１ 受信アンテナ
２２ バンドパスフィルタ（受信ＢＰＦ）
２３ ミキサ（混合器）
２４ Ａ／Ｄ変換器
２５ ディジタル遅延等化器
２５ａ 単位時間遅延器
２５ｂ 乗算器
２５ｃ 加算器
２５ｄ 格納部
２５ｅ 制御部￥
２６ 判定帰還型等化器
２６ａ ＦＩＲ部
２６ｂ タップ係数演算器
２７ 復調器
２８ 局部発振器

Claims (9)

1. 入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなるディジタル遅延等化器において、
   前記各乗数係数を、予め別に装備され後置された適応型の判定帰還型等化器のタップ係数に基づき算定する制御手段を、前記格納部に併設したことを特徴とするディジタル遅延等化器。
2. 前記制御手段は、テスト信号を用いて前記乗数係数を算定するモードである算定モードと、その算定後の値に前記乗数係数を固定して通信に用いる通信モードとの２つのモードを各別に制御するモード制御機能を備えたことを特徴とする請求項1に記載のディジタル遅延等化器。
3. 前記制御手段は、前記算定モードにあって、前記ディジタル遅延等化器と前記判定帰還型等化器を共に動作させて前記判定帰還型等化器のタップ係数を自動調整させた後にそのタップ係数を取得し、それに基づいて前記ディジタル遅延等化器の前記乗数係数の算定を行なう係数算定機能を備えたことを特徴とする前記請求項２に記載のディジタル遅延等化器。
4. 前記モード制御機能は、前記判定帰還型等化器のタップ係数のゼロからの偏移を測る評価量が基準値以上であるか否かを判定する判定機能を備え、前記評価量が基準値以上であれば前記算定モードを繰り返し、前記評価量が基準値以下であれば前記通信モードに切替えことを特徴とする請求項３に記載のディジタル遅延等化器。
5. 前記請求項１乃至４に記載のディジタル遅延等化器をＦＩＲ型とし、これを備えたことを特徴とする通信システム。
6. 入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなるディジタル遅延等化器における乗数係数決定方法であって、
   前記乗数係数を一定の初期値に設定する初期値設定工程と、
   前記初期値を設定された前記ＦＩＲ型ディジタル遅延等化器と共に予め別に装備され後置された判定帰還型等化器に自動調整動作をおこなわせその自動調整結果のタップ係数を取得する取得工程と、
   その取得したタップ係数に基づいて前記乗数係数を算定する係数算定工程と、
   その算定結果を新たな乗数係数として前記格納部に格納する再設定工程と、
   を備えたことを特徴とした乗数係数決定方法。
7. 前記取得したタップ係数の零からの偏移を測る評価量が基準値以下であるかを判定する判定工程を前記再設定工程の後に設けたことを特徴とする請求項６に記載の乗数係数決定方法。
8. 前記乗算器の乗数係数決定方法において、前記係数算定工程は、前記判定帰還型等化器の適応調整後のタップ係数を上記乗数係数に加算して新たな乗数係数を算定することを特徴とする前記請求項６又は７に記載の乗数係数決定方法。
9. 入力信号に単位時間の遅延を与える縦続接続された複数の遅延素子と、前記各遅延素子からの各出力信号と予め設けられた格納部に格納された各乗数係数とを乗算する各乗算器と、その各乗算結果信号全体の和をとる加算器からなるディジタル遅延等化器における制御プログラムであって、
   前記乗数係数を一定の初期値に設定する初期値設定処理と、
   前記初期値を設定された前記ＦＩＲ型ディジタル遅延等化器と共に予め別に装備され後置された判定帰還型等化器に自動調整動作をおこなわせその自動調整結果のタップ係数を取得する取得処理と、
   その取得したタップ係数に基づいて前記乗数係数を算定する係数算定処理と、
   その算定結果を新たな乗数係数として前記格納部に格納する再設定処理と、
   前記取得したタップ係数の零からの偏移を測る評価量が基準値以下であるかを判定する判定処理と、
   をコンピュータに実行させるように構成したことを特徴とするディジタル遅延等化器における制御プログラム。

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