JP5165877B2 - 電子回路及び制御方法 - Google Patents
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Description
[NCTL<m−1>*1/Rnon<n−1>+NCTL<n−2>*1/Rnon<n−2>+…+NCTL<0>*1/Rnon<0>]−1
Rnon365のこの値により、SSTドライバ(または反転回路の)プル・ダウン回路の出力インピーダンスは、Rn+Rnonとなる。
VTT*Rref/(Rpon+Rp+Rref)<VTT(2−x)
1/(Rpon+Rp+Rref)<1/(Rref(2−x))
Rpon+Rp+Rref>Rref(2−x)
Rpon+Rp>(1−x)Rref
120 出力試験電圧
125 基準電圧
130 基準発生器
140 演算増幅器
145 制御電圧
150 能動回路
155 フィードバック・ループ
Claims (12)
- 能動回路であって、並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のFETのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第1抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第1抵抗と前記基準抵抗との接続点からの出力Vptstを受け取る−入力及び第1基準電圧Vloを受け取る+入力を有し、前記出力Vptstが前記第1基準電圧Vloよりも小さいときに1出力を生じる第1比較器と、
前記出力Vptstを受け取る+入力及び第1基準電圧Vloよりも小さい第2基準電圧Vhiを受け取る−入力を有し、前記出力Vptstが前記第2基準電圧Vhiよりも大きいときに1出力を生じる第2比較器と、
前記第1比較器及び前記第2比較器の出力を受け取り、前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにし、前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項1に記載の電子回路。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第4抵抗の抵抗値はRであり、前記第3抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第6抵抗の抵抗値はRであり、前記第5抵抗の抵抗値は(1+x)Rである、請求項1又は請求項2に記載の電子回路。 - 能動回路であって、並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む前記能動回路と、
前記能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のFETのオン又はオフを制御する較正機構とを備え、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第2抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第2抵抗と前記基準抵抗との接続点からの出力Vntstを受け取る+入力及び第1基準電圧Vloを受け取る−入力を有し、前記出力Vntstが前記第1基準電圧Vloよりも大きいときに1出力を生じる第1比較器と、
前記出力Vntstを受け取る−入力及び第1基準電圧Vloよりも大きい第2基準電圧Vhiを受け取る+入力を有し、前記出力Vntstが前記第2基準電圧Vhiよりも小さいときに1出力を生じる第2比較器と、
前記第1比較器及び前記第2比較器の出力を受け取り、前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにし、前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにする有限ステート・マシンとを備える電子回路。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項4に記載の電子回路。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第3抵抗の抵抗値はRであり、前記第4抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第5抵抗の抵抗値はRであり、前記第6抵抗の抵抗値は(1+x)Rである、請求項4又は請求項5に記載の電子回路。 - 並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・アップ回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の一導電型のFETのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・アップ回路を複製した回路及び該回路の前記第1抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第1抵抗と前記基準抵抗との接続点からの出力Vptstを受け取る−入力及び第1基準電圧Vloを受け取る+入力を有し、前記出力Vptstが前記第1基準電圧Vloよりも小さいときに1出力を生じる第1比較器と、
前記出力Vptstを受け取る+入力及び第1基準電圧Vloよりも小さい第2基準電圧Vhiを受け取る−入力を有し、前記出力Vptstが前記第2基準電圧Vhiよりも大きいときに1出力を生じる第2比較器とを有し、
前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにするステップと、
前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・アップ回路の前記並列接続された複数個の一導電型のFETを選択的にオン若しくはオフにするステップとを含む、制御方法。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項7に記載の制御方法。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第4抵抗の抵抗値はRであり、前記第3抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第6抵抗の抵抗値はRであり、前記第5抵抗の抵抗値は(1+x)Rである、請求項7又は請求項8に記載の制御方法。 - 並列接続された複数個の一導電型のFET、入力が印加される前記一導電型の入力FET及び第1抵抗が高電圧及び出力ノードの間に直列接続されており、前記第1抵抗のインピーダンスが前記並列接続された複数個の一導電型のFETのインピーダンスよりも大きいプル・アップ回路と、
第2抵抗、前記入力が印加される反対導電型の入力FET及び並列接続された複数個の反対導電型のFETが前記出力ノード及び低電圧の間に直列接続されており、前記第2抵抗のインピーダンスが前記並列接続された複数個の反対導電型のFETのインピーダンスよりも大きいプル・ダウン回路とを含む能動回路の前記プル・ダウン回路の出力インピーダンスを予定の範囲内に収めるように前記並列接続された複数個の反対導電型のFETのオン又はオフを、較正機構により制御する方法であって、
前記較正機構は、
前記プル・ダウン回路を複製した回路及び該回路の前記第2抵抗に接続された基準抵抗を有する回路が前記高電圧及び前記低電圧の間に接続された被試験装置と、
前記被試験装置の前記第2抵抗と前記基準抵抗との接続点からの出力Vntstを受け取る+入力及び第1基準電圧Vloを受け取る−入力を有し、前記出力Vntstが前記第1基準電圧Vloよりも大きいときに1出力を生じる第1比較器と、
前記出力Vntstを受け取る−入力及び第1基準電圧Vloよりも大きい第2基準電圧Vhiを受け取る+入力を有し、前記出力Vntstが前記第2基準電圧Vhiよりも小さいときに1出力を生じる第2比較器とを有し、
前記第1比較器の出力が1出力となるまでそして前記第2比較器の出力が1出力となるまで前記被試験装置に制御信号を送り、前記被試験装置の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにするステップと、
前記第1比較器の出力が1出力となりそして前記第2比較器の出力が1出力となったときの制御信号を前記能動回路に送り、該能動回路の前記プル・ダウン回路の前記並列接続された複数個の反対導電型のFETを選択的にオン若しくはオフにするステップとを含む、制御方法。 - 前記プル・アップ回路の前記並列接続された複数個の一導電型のFETのソースが前記高電圧に接続され、前記並列接続された複数個の一導電型のFETのドレインが前記入力が印加される前記一導電型の入力FETのソースに接続され、前記入力FETのドレインが前記第1抵抗の一端に接続され、前記第1抵抗の他端が前記出力ノードに接続されており、
前記プル・ダウン回路の前記第2抵抗の一端が前記出力ノードに接続され、前記第2抵抗の他端が前記入力が印加される反対導電型の入力FETのソースに接続され、前記入力FETのドレインが前記並列接続された複数個の反対導電型のFETのソースに接続され、前記並列接続された複数個の反対導電型のFETのドレインが前記低電圧に接続されている、請求項10に記載の制御方法。 - 前記第1基準電圧Vloは第1基準生成器により発生され、該第1基準生成器は、高電圧に接続された一端を有する第3抵抗と、該第3抵抗の他端に接続された一端及び低電圧に接続された他端を有する第4抵抗とを有し、前記第3抵抗の抵抗値はRであり、前記第4抵抗の抵抗値は(1−x)Rであり、ここでxはx%を表し、
前記第2基準電圧Vhiは第2基準生成器により発生され、該第2基準生成器は、高電圧に接続された一端を有する第5抵抗と、該第5抵抗の他端に接続された一端及び低電圧に接続された他端を有する第6抵抗とを有し、前記第5抵抗の抵抗値はRであり、前記第6抵抗の抵抗値は(1+x)Rである、請求項10又は請求項11に記載の制御方法。
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