DE69409146T2

DE69409146T2 - Dynamischer Direktzugriffhalbleiterspeicher

Info

Publication number: DE69409146T2
Application number: DE69409146T
Authority: DE
Inventors: Takashi Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-10
Filing date: 1994-01-03
Publication date: 1998-08-20
Anticipated expiration: 2014-01-04
Also published as: JP2914843B2; EP0615249A3; EP0615249A2; KR0167869B1; KR940022552A; TW279983B; JPH06267297A; EP0615249B1; DE69409146D1; US5521873A

Description

Diese Erfindung betrifft einen dynamischen Halbleiterspeicher mit wahifreiem Zugriff (DRAM) und insbesondere eine Schaltung, die für eine Unterscheidung spezieller Funktions modi mehrerer unterschiedlicher Arten, mit welchen dieser ausgestattet ist, und einen Eintritt in den Speicher in einem davon ausgewählten Modus angepaßt ist.
Zu bekannten Funktionsmodi eines DRAMs zählen typischerweise Parallelbit-Testmodi. Ein 8-Bit-Paralleltestmodus und ein 16-Bit-Paralleltestmodus sind als standardisierter Modus für ein 4M DRAM mit einer 4M x 1-Bit Organisation bzw. ein 16M DRAM mit einer 16M x 1-Bit Organisation vorgesehen.
Der Eintrittsvorgang in ein DRAM der vorstehend festgestellten Kategorie in einem Parallelbit-Testmodus erfolgt normalerweise in einem WCBR-Zyklus, wie er in Wellenformdarstellung in Fig. 1 der beigefügten Zeichnungen gezeigt ist, obwohl dieses Verfahren keineswegs für den Eintritt in DRAMs anderer Kategorien üblich ist. Ein WCBR-Zyklus ist ein WE CAS-Zyklus vor einem RAS-Zyklus wobei man ein /WE-Signal (write enable Schreibfreigabesignal) und ein /CAS-Signal (column address strobe signal - Spaltenadressenübernahmesignal) vor einem /RAS-Signal (row adress strobe signal - Zeilenadressenübernahmesignal) aktiv werden läßt. Bei einem WCBR-Zyklus können die Adresseneingänge A0 bis A12 und der Schreibdateneingang Din in einem beliebigen Zustand gehalten werden, während sein Datenausgang immer in einem offenen Zustand (Zustand hoher Impedanz) gehalten wird.
Wenn ein DRAM mit zwei oder mehr als zwei speziellen Funktionsmodi ausgestattet ist, war es bisher übliche Praxis, diese dadurch zu unterscheiden, indem ein Zustand für jeden Adresseneingang in einen WCBR-Zyklus gemäß Darstellung in Fig. 2 der beigefügten Zeichnungen spezifiziert wurde.
Das letztere Eintrittsverfahren durch Spezifikation eines Zustandes für jeden Adresseneingang in einem WCBR-Zyklus kann jedoch unvermeidlich die Anwendung des ersteren Verfahrens (welches die Adresseneingänge in einem beliebigen Zustand lassen kann) zum Nachteil des Anwenders einschränken, und ist demzufolge zur Zeit nicht populär.
Andererseits wird in einem WCBR-Zyklus, welcher zur Zeit für einen Eintritt in das DRAM in einem speziellen Funktionsmodus von einer Anzahl spezieller Funktionsmodi, mit welchen es ausgestattet ist, verwendet wird, die Speichereinrichtung automatisch von dem internen Zeilenadressenzähler des DRAMs aufgefrischt. Im Gegensatz dazu muß bei dem letzteren Eintrittsverfahren mit der Spezifikation lediglich eines Modus für jeden Adresseneingang eines DRAMs, dessen Adressenpuffer betrieben werden, weshalb dieses Verfahren mit dem Verfahren der automatischen Auffrischung unter Verwendung des internen Adressenzählers nicht kompatibel ist, sofern nicht die Eintrittsschaltung des DRAMs in beträchtlichen Umfang verändert wird.
Somit ist bei einem DRAM, das mit zwei oder mehr als zwei speziellen Funktionsmodi unterschiedlicher Art ausgestattet ist, das herkömmliche Verfahren zur Unterscheidung der speziellen Funktionsmodi für den Eintritt in die Speichereinrich tung in einer von diesen mit einem Problem dahingehend verbunden, daß es nicht sehr benutzerfreundlich ist.
Angesichts des vorstehenden Problems ist es daher eine Aufgabe der vorliegenden Erfindung, einen dynamischen Halbleiterspeicher mit wahlfreiem Zugriff bereitzustellen, welcher mit dem herkömmlichen WCBR-Eintrittsverfahren kompatibel ist (und somit dieses nicht einschränkt) und welcher, wenn der Speicher mit Funktionsmodi mehrerer unterschiedlicher Arten ausgestattet ist, immer noch die Modi des Speichereintritts unterscheiden kann, so daß ihn der Benutzer leicht handhaben kann.
Gemäß einem Aspekt der vorliegenden Erfindung wird die vorstehende Aufgabe durch die Bereitstellung eines mit speziellen Funktionsmodi mehrerer unterschiedlicher Arten ausgestatteten DRAMs gelöst, das dadurch gekennzeichnet ist, daß es eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male angepaßt ist, mit der ein /WE-Signal aktiviert wird, während ein /RAS-Signal aktiv bleibt seitdem ein WCBR-Zyklus zum Aktivieren eines /CAS-Signals und eines /WE-Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt gemäß dem erzielten Zählstand zu unterscheiden. Mit anderen Worten: Einer der speziellen Funktionsmodi mehrerer unterschiedlicher Arten wird für den Speichereintritt jedesmal dann gewählt, wenn eine andere Anzahl gezählt wird.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die vorstehende Aufgabe durch die Bereitstellung eines mit speziellen Funktionsmodi mehrerer unterschiedlicher Arten ausgestatteten DRAMs gelöst, das dadurch gekennzeichnet ist, daß es eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male angepaßt ist, mit der ein /RAS- Signal aktiviert wird, während ein /CAS-Signal aktiv bleibt seitdem ein WCBR-Zyklus zum Aktivieren eines /CAS-Signals und eines /WE-Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt gemäß dem erzielten Zählstand zu unterscheiden. Auch hier wird wieder einer der speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt jedesmal dann gewählt, wenn eine andere Anzahl gezählt wird.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird die vorstehende Aufgabe durch die Bereitstellung eines mit speziellen Funktionsmodi mehrerer unterschiedlicher Arten ausgestatteten DRAMs gelöst, das dadurch gekennzeichnet ist, daß es eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male angepaßt ist, mit der ein /CAS-Signal aktiviert wird, während ein /RAS-Signal aktiv bleibt, seitdem ein WCBR-Zyklus zum Aktivieren eines /CAS- Signals und eines /WE-Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt gemäß dem erzielten Zählstand zu unterscheiden. Wiederum wird hier einer der speziehen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt jedesmal dann gewählt, wenn eine andere Anzahl gezählt wird.
Somit wird bei einer Eintrittsschaltung gemäß der vorhe genden Erfindung die Anzahl der Male, mit der ein /WE-Signal aktiviert wird, während ein /RAS-Signal aktiv bleibt, die Anzahl der Male, in der ein RAS-Signal aktiviert wird, während ein /CAS-Signal aktiv bleibt, oder die Anzahl der Male, mit der ein /CAS-Signal aktiviert wird, während ein /RAS-Signal aktiv bleibt, gezählt, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt gemäß dem erzielten Zählstand zu unterscheiden.
Die Adresseneingänge eines erfindungsgemäßen DRAMs können in einem beliebigen Zustand für den Eintritt vorliegen und der Zeilenadressenpuffer und das damit verbundene Adresseneinleitungssystem des DRAMs sind mit ihrem Gegenstücken in einem herkömmlichen DRAM identisch. Daher kann ein erfindungsgemäßes DRAM ohne signifikante Modifikation der Schaltungskonfiguration eines herkömmlichen DRAMs produziert werden.
Der Benutzer kann in den Speicher in einem ausgewählten speziellen Funktionsmodus dadurch eintreten, indem er einfach bestimmt, wie oft ein /WE-Signal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigem Zustand ge halten wird, ein /RAS-Signal auf niedrigen Zustand gesetzt wird, während ein /CAS-Signal auf niedrigem Zustand gehalten wird, oder ein /CAS-Signal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigem Zustand gehalten wird, um die speziellen Funktionsmodi zu unterscheiden, mit welchen dieser ausgestattet ist.
Mit einer solchen Anordnung kann daher in eine erfindungsgemäße Speichereinrichtung in einer beliebigen gewählten speziellen Funktion eingetreten werden, indem die speziellen Funktionsmodi, mit welchen diese ausgestattet ist, ohne Konflikt (und daher ohne Einschränkung) mit dem standardisierten herkömmlichen WCBR-Eintrittsverfahren unterschieden werden.
Somit wird das in einen erfindungsgemäßen DRAM angewendete Eintrittsverfahren von dem Benutzer ohne Probleme akzeptiert.
Diese Erfindung kann anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnun gen vollständiger verstanden werden, in welchen:
Fig. 1 ein Wellenformzeitdiagramm eines standardisierten /WCBR-Zyklus ist.
Fig. 2 ein Wellenformzeitdiagramm eines herkömmlichen /WCBR-Zyklus ist, der die Spezifikation eines Zustands für jeden Adresseneingang beinhaltet.
Fig. 3 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer ersten Ausführungsform der Erfindung ist.
Fig. 4 ein Wellenformzeitdiagramm für einen exemplan schen Grundbetrieb einer zweiten Ausführungsform der Erfindung ist.
Fig. 5 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer dritten Ausführungsform der Erfindung ist.
Fig. 6 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer vierten Ausführungsform der Erfindung ist.
Fig. 7 ein Wellenformzeitdiagramm fur einen exemplarischen Grundbetrieb einer fünften Ausführungsform der Erfindung ist.
Fig. 8 ein Wellenformzeitdiagramm fur einen exemplarischen Grundbetrieb einer sechsten Ausführungsform der Erfindung ist.
Fig. 9 ein Wellenformzeitdiagramm für einen exemplan schen Grundbetrieb einer siebenten Ausführungsform der Erfindung ist.
Fig. 10 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer achten Ausführungsform der Erfindung ist.
Fig. 11 ein Wellenformzeitdiagramm für einen exemplanschen Grundbetrieb einer neunten Ausführungsform der Erfindung ist.
Fig. 12 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer zehnten Ausführungsform der Erfindung ist.
Fig. 13 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer elften Ausführungsform der Erfindung ist.
Fig. 14 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer zwölften Ausführungsform der Erfindung ist.
Fig. 15 ein Wellenformzeitdiagramm für einen exemplarischen Grundbetrieb einer dreizehnten Ausführungsform der Erfindung ist.
Fig. 16 ein Wellenformzeitdiagramm für einen exemplan schen Grundbetrieb einer vierzehnten Ausführungsform der Erfindung ist.
Fig. 17 ein Wellenformzeitdiagramm für einen exemplanschen Grundbetrieb einer fünfzehnten Ausführungsform der Erfindung ist.
Fig. 18 ein Schaltbild einer Zählerschaltung ist, die für ein erfindungsgemäßes DRAM verwendet werden kann.
Fig. 19 ein Schaltbild einer Zählersteuerschaltung ist, die für die erste Ausführungsform verwendet werden kann.
Fig. 20 ein Schaltbild einer Eintrittsschaltung ist, die für die erste Ausführungsform verwendet werden kann.
Fig. 21 ein detailliertes Wellenformzeitdiagramm für einen Betrieb der ersten Ausführungsform ist.
Fig. 22 ein Schaltbild einer Zählersteuerschaltung ist, die für die zweite Ausführungsform verwendet werden kann.
Fig. 23 ein Schaltbild einer Eintrittsschaltung ist, die für die zweite Ausführungsform verwendet werden kann.
Fig. 24 ein detailliertes Wellenformzeitdiagramm fur einen Betrieb der zweiten Ausführungsform ist.
Fig. 25 ein Schaltbild einer Zählersteuerschaltung ist, die für die dritte Ausführungsform verwendet werden kann.
Fig. 26 ein Schaltbild eines Spaltenadressenpuffers und einer Steuerschaltung dafür ist, die für die vierte Ausführungsform verwendet werden können.
Fig. 27A ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung ist und Fig. 278 deren Wahrheitstabeile ist, die für die vierte Ausführungsform verwendet werden können.
Fig. 28 ein detailliertes Wellenformzeitdiagramm für einen Betrieb der vierten Ausführungsform ist.
Fig. 29 ein Schaltbild eines Zeilenadressenpuffers ist, der für die fünfte Ausführungsform verwendet werden kann.
Fig. 30 ein Schaltbild einer Steuerschaltung des Zeilenadressenpuffers von Fig. 29 ist.
Fig. 31A ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung ist und Fig. 31B deren Wahrheitstabeile ist, die für die fünfte Ausführungsform verwendet werdet werden können.
Fig. 32 ein Teil eines detaillierten Wellenformzeitdiagramms für einen Betrieb der fünften Ausführungsform ist.
Fig. 33 der restliche Teil des detaillierten Wellenformzeitdiagramms von Fig. 32 ist.
Fig. 34 ein Schaltbild eines Spaltenadressenpuffers ist, der für die sechste Ausführungsform verwendet werden kann.
Fig. 35 ein detailliertes Wellenformzeitdiagramm für einen Betrieb der sechsten Ausführungsform ist.
Fig. 36 ein Schaltbild einer Dateneingabepufferschaltung ist, die für die siebente Ausführungsform verwendet werden kann.
Fig. 37 ein Schaltbild einer Steuerschaltung der Pufferschaltung von Fig. 36 ist.
Fig. 38A ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung ist und Fig. 38B deren Wahrheitstabeile ist, die für die siebente Ausführungsform verwendet werden können.
Fig. 39 ein Teil eines detaillierten Wellenformzeitdiagramms für den Betrieb der siebenten Ausführungsform ist.
Fig. 40 der restliche Teil des detaillierten Wellenformzeitdiagramms von Fig. 39 ist.
Fig. 41 ein Schaltbild einer Dateneingabepuffersteuerschaltung ist, die für die achte Ausführungsform verwendet werden kann.
Fig. 42 ein Schaltbild einer Dateneingabepuffersteuerschaltung ist, die für die neunte Ausführungsform verwendet werden kann.
Fig. 43 ein Schaltbild eines Spaltenadressenpuffers ist, der für die zehnte Ausführungsform verwendet werden kann.
Fig. 44 ein detailliertes Wellenformzeitdiagramm für einen Betrieb der zehnten Ausführungsform ist.
Nun wird die vorliegende Erfindung detaillierter unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, die bevorzugte Ausführungsform der Erfindung veranschaulichen.
Unter einer ersten Bezugnahme auf Fig. 3 bis 17, die einen Grundbetrieb mehrerer Ausführungsformen der Erfindung darstellen, wird hierin angenommen, daß ein erfindungsgemäßes DRAM mit speziellen Funktionsmodi mehrerer unterschiedlicher Arten ausgestattet und mit einem /WCBR-Zyklus kompatibel ist, bei dem ein /CAS-Signal und ein /WE-Signal vor einem /RAS- Signal aktiviert (auf niedrigem Zustand) gesetzt werden.
Fig. 3 veranschaulicht einen exemplarischen Grundbetrieb einer ersten Ausführungsform der Erfindung.
In dieser ersten Ausführungsform wird die Anzahl der Male gezählt, mit der ein /WE-Signal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchen diese ausgestattet ist, gemäß dem erhaltenen Zählwert zu unterscheiden und um einen der Modi auszuwählen, in welchen in den Speicher eingetreten wird. Mit anderen Worten: jedesmal dann, wenn ein anderer Zählwert erhalten wird, wird ein anderer Modus von den speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt ausgewählt. Da die Prozedur für das Auswählen eines Eintrittsmodus in den Speicher gemäß dem erhaltenen Zählwert für alle hierin angeführten Ausführungsformen derselbe ist, wird deren Beschreibung anschließend weggelassen. Fig. 3 stellt ein /WE-Signal dar, welches dreimal auf niedrigen Zustand gelegt wird.
Diese Ausführungsform dürfte für den Benutzer ziemlich akzeptabel sein, wenn sie so ausgelegt ist, daß der Speicher für einen Eintritt in einem Testmodus bereit ist, der den JEDEC-(Joint Electron Device Engineering Council)-Normen wie in dem Falle eines herkömmlichen WCBR-Zyklus entspricht, wenn ein /WE-Signal einmal auf niedrigen Zustand gelegt wird. Wenn der Benutzer in den Speicher in einem anderen Testmodus eintreten will, kann er oder sie dieses tun indem er das /WE- Signal zweimal oder mehr als zweimal auf niedrigen Zustand legt. Wenn der Benutzer beispielsweise ein /WE-Signal zweimal auf niedrigen Zustand legen möchte, und demzufolge zwei un terschiedliche spezielle Funktionen definieren möchte, kann er oder sie dieses dadurch tun, indem sie in den Speicher in einem ersten speziellen Funktionsmodus eintreten, während die Benutzer in den Speicher in einem zweiten speziellen Funktionsmodus eintreten müssen, wenn er oder sie ein /WE-Signal dreimal auf niedrigen Zustand legen möchten und demzufolge drei unterschiedliche spezielle Funktionsmodi definieren.
Fig. 4 stellt einen exemplarischen Grundbetrieb einer zweiten Ausführungsform der Erfindung dar.
In dieser zweiten Ausführungsform wird die Anzahl der Male gezählt, mit der ein /RAS-Signal auf niedrigen Zustand gesetzt wird, während ein /CAS-Signal auf niedrigem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchen diese ausgestattet ist, gemäß dem erzielten Zählwert zu unterscheiden, und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird. Fig. 4 stellt ein /RAS-Signal dar, welches dreimal auf niedrigen Zustand gesetzt wird.
Fig. 5 stellt einen exemplarischen Grundbetrieb einer dritten Ausführungsform der Erfindung dar.
In dieser dritten Ausführungsform wird die Anzahl der Nale gezählt, mit der ein /CAS-Signal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchen diese ausgestattet ist, gemäß dem erzielten Zählwert zu unterscheiden, und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird. Fig. 5 stellt ein /CAS-Signal dar, welches dreimal auf niedrigen Zustand gelegt wird.
Zusätzlich kann eine erfindungsgemäße Speichereinrichtung so angepaßt sein, daß sie das Erfordernis der Bereitstellung einer großen Anzahl spezieller Funktionsmodi oder der Unterscheidung einer großen Anzahl spezieller Funktionsmodi erfüllt, in dem sie diese hierarchisch in einer solchen Art und Weise anordnet, daß ein spezieller Funktionsmodus eine Anzahl untergeordneter spezieller Funktionsmodi aufweist, beispiels weise indem die erste, zweite oder dritte Ausführungsform gemäß Darstellung in Fig. 6, 7 oder 8 erweitert wird.
Fig. 6 stellt einen exemplarischen Grundbetrieb einer dritten Ausführungsform der Erfindung dar.
In dieser vierten Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /WE- Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestat tet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird. Mit anderen Worten, jedesmal, wenn ein unterschiedliches Ergebnis der Referenzprüfung erhalten wird, wird ein anderer Modus von den speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Speichereintritt ausgewählt. Da die Prozedur für die Auswahl eines Modus für den Eintritt in den Speicher hier gemäß dem erzielten Zählwert für alle hierin angesprochenen Ausführungsformen derselbe ist, wird deren Beschreibung nachstehend unterlassen.
Fig. 7 stellt einen exemplarischen Grundbetrieb einer fünften Ausführungsform der Erfindung dar.
In dieser fünften Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /RAS Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /CAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 8 stellt einen exemplarischen Grundbetrieb einer sechsten Ausführungsform der Erfindung dar.
In dieser sechsten Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /CAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Da die Adresseneingänge in einem beliebigen Zustand beim Start eines WCBR-Zyklus in einer der vierten bis sechsten Ausführungsformen vorliegen können, ist das herkömmliche WCBR-Eintrittsverfahren keinen Einschränkungen unterworfen.
Wenn ein erfindungsgemäßes DRAM ein Mehrfach-Bit-DRAM ist, können die Adresseneingänge durch die I/O-(input/output pad)-Eingänge der Speichereinrichtung zur Referenz (wie in dem Falle der nachstehend beschriebenen siebenten bis neunten Ausführungsform) ersetzt werden.
Fig. 9 stellt einen exemplarischen Grundbetrieb einer siebenten Ausführungsform der Erfindung dar.
In dieser siebenten Ausführungsform werden deren I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /WE- Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestat tet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 10 stellt einen exemplarischen Grundbetrieb einer achten Ausführungsform der Erfindung dar.
In dieser achten Ausführungsform werden deren I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /RAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /CAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 11 stellt einen exemplarischen Grundbetrieb einer neunten Ausführungsform der Erfindung dar.
In dieser neunten Ausführungsform werden deren I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /CAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand gesetzt wird, während ein /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Obwohl die abfallende Flanke des Signals (/WE, /RAS, /CAS bei dem letztmaligen Übergang auf einen niedrigen Zustand den Zeitpunkt für die Überprüfung der Adressen- oder I/O-Eingänge zur Referenz in den vorstehenden Ausführungsformen liefert, kann auch die ansteigende Flanke des /RAS- oder /CAS-Signals (welches den gewünschten letzten Zählwert bestimmt) beim Übergang in einen hohen Zustand seit dem letztem Zählwert alternativ für den Zeitpunkt der Überprüfung der Adressen- oder I/O-Eingänge zur Referenz (wie in dem Falle der nachstehend beschriebenen zehnten bis fünfzehnten Ausführungsformen) verwendet werden.
Fig. 12 stellt einen exemplarischen Grundbetrieb einer zehnten Ausführungsform der Erfindung dar.
In dieser zehnten Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /RAS- Signal auf einen hohen Zustand zurückkehrt nachdem ein /WE- Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand zurückgekehrt ist, während das /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 13 stellt einen exemplarischen Grundbetrieb einer elften Ausführungsform der Erfindung dar.
In dieser elften Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /CAS- Signal auf einen hohen Zustand zurückkehrt nachdem ein /RAS- Signal zum letzten Mal aber nicht zum ersten Mal auf niedri gen Zustand zurückgekehrt ist, während das /CAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 14 stellt einen exemplarischen Grundbetrieb einer zwölften Ausführungsform der Erfindung dar.
In dieser zwölften Ausführungsform werden die Adresseneingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /RAS-Signal auf einen hohen Zustand zurückkehrt nachdem ein /CAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand zurückgekehrt ist, während das /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 15 stellt einen exemplarischen Grundbetrieb einer dreizehnten Ausführungsform der Erfindung dar.
In dieser dreizehnten Ausführungsform werden die I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /RAS-Signal auf einen hohen Zustand zurückkehrt nachdem ein /WE-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand zurückgekehrt ist, während das /RAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 16 stellt einen exemplarischen Grundbetrieb einer vierzehnten Ausführungsform der Erfindung dar.
In dieser vierzehnten Ausführungsform werden die I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /CAS-Signal auf einen hohen Zustand zurückkehrt nachdem ein /RAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand zurückgekehrt ist, während das /CAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Fig. 17 stellt einen exemplarischen Grundbetrieb einer fünfzehnten Ausführungsform der Erfindung dar.
In dieser fünfzehnten Ausführungsform werden die I/O- Eingänge zur Referenz zu dem Zeitpunkt geprüft, wenn ein /CAS-Signal auf einen hohen Zustand zurückkehrt nachdem ein /RAS-Signal zum letzten Mal aber nicht zum ersten Mal auf niedrigen Zustand zurückgekehrt ist, während das /CAS-Signal auf niedrigerem Zustand liegt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchem diese ausgestattet ist, gemäß dem erzielten Zählwert der Referenzprüfung zu unterscheiden und um einen der Modi zu wählen, in welchem in den Speicher eingetreten wird.
Nun wird die erste Ausführungsform der Erfindung weiter im Detail beschrieben.
Fig. 18 ist ein Schaltbild einer Zählerschaltung, die für ein erfindungsgemäßes DRAM verwendet werden kann.
Fig. 19 ist ein Schaltbild einer Zählersteuerschaltung, die für die erste Ausführungsform verwendet werden kann.
Fig. 20 ist ein Schaltbild einer Eintrittsschaltung, die für die erste Ausführungsform verwendet werden kann.
Fig. 21 ist ein detailliertes Wellenformzeitdiagramm für einen Betrieb der ersten Ausführungsform (in welcher ein /WE- Signal dreimal in einem niedrigen Zustand gezählt wird).
Wie es aus Fig. 21 zu ersehen ist, ist die Schaltung der ersten Ausführungsform so ausgelegt, daß die Anzahl der Male gezählt wird, mit der ein /WE-Signal aktiviert wird, während ein /RAS-Signal aktiv bleibt seitdem ein /WCBR-Zyklus gestartet wurde, um die speziellen Funktionsmodi, mit welchen diese ausgestattet ist, gemäß dem erhaltenen Zählwert zu unterscheiden und um einen der Modi auszuwählen, in welchen in den Speicher eingetreten wird. Diese Ausführungsform weist eine Schaltung auf, die mehrere (z.B. drei) spezielle Funktionsmodi für einen Speichereintritt unterscheiden kann, einschließlich eines Testmodus, der mit den JEDEC-Normen übereinstimmt oder eines allgemein akzeptierten Testmodus. Eine Schaltung die vier oder mehr als vier spezielle Funktionsmodi unterscheiden kann, kann in einer ähnlichen Art konfiguriert werden.
Nun werden die Schaltungen der Fig. 18 bis 20 detaillierter beschreiben.
Die in Fig. 18 dargestellte Zählerschaltung arbeitet (oder zählt die Anzahl der Male mit der das /WE-Signal in der ersten Ausführungsform aktiviert wird) gesteuert von einer Zählersteuerschaltung mittels Steuersignalen und sendet Ausgangssignale WCBRCT1 bis WCBRCT3 an eine Eintrittsschaltung.
Die Zählerschaltung weist drei miteinander verknüpfte Master/Slave-Flipflop-Schaltungen FF zum Erzeugen eines ringartigen endlosen Signaldurchlaufs auf. Jede Master/Slave- Flipflop-Schaltung weist einen getakteten CMOS-Inverter 161 und ein Flipflop 162 bei dem Master-Schritt und einen getakteten Inverter 163 und ein CMOS-Flipflop bei dem Slave- Schritt auf
Gemäß Fig. 19, welche eine Zählersteuerschaltung darstellt, die für die erste Ausführungsform verwendet werden kann, bezeichnen die Bezugszeichen 171 und 1723 ein NAND- Gatter mit zwei Eingängen bzw. ein NOR-Gatter mit zwei Eingängen, während die Bezugszeichen 174 bis 179 entsprechende Inverter bezeichnen.
/WEIN bezeichnet ein internes Lichtfreigabesignal, das von der Schaltung nach dem Empfang eines /WE-Signals, welches ein externes Signal ist, zu erzeugen ist. Ein /WEIN-Signal ist praktisch mit einem entsprechenden /WE-Signal synchronisiert, obwohl es leicht verzögert sein kann.
/RSTR bezeichnet ein von der Schaltung nach dem Empfang eines /RAS-Signals, welches ebenfalls ein externes Signal ist, zu erzeugendes Signal. Ein /RSTR-Signal ist praktisch mit einem entsprechenden /RAS-Signal synchronisiert, obwohl es (insbesondere dann, wenn es erzeugt wird, nachdem das /RAS-Signal einen hohen Zustand erreicht hat) leicht verzögert sein kann.
WCBR ist ein Signal, das einen hohen Zustand annimmt, wenn ein WCBR-Zyklus gestartet wird und im hohen Zustand bleibt, bis ein /RAS-Signal zu einem hohem Zustand (nicht aktiven Zustand zurückgekehrt ist.
SHFT und /SHFT sind ein Paar von Grundsignalen, die zueinander komplementär und notwendig sind und das Lesen des Zählers der Zählerschaltung von Fig. 18 voranschreiten zu lassen. /RESET und DWCBR sind Signale die zum Initialisieren des Zählers vor dessen Betrieb benötigt werden.
Die Schaltungen von Fig. 18 und 19 arbeiten in einer nachstehend beschriebenen Weise.
Wenn festgestellt wird, daß der Speicher in einen WCBR- Zyklus eingetreten ist (weil das Signal /RAS auf niedrigen Zustand zurückkehrte), geht das Signal WCBR nach oben, um das Signal /RESET, daß in einem niedrigen Zustand war auf einen hohen Zustand anzuheben. Dann steigt das Signal DWCBR mit einer Verzögerung aufgrund eines in ein zwei Schritten angeordneten Paares von Inverterschaltungen 178, 179 nach dem Anstieg des /RESET-Signals an.
Da unter dieser Bedingung das Signal DWCBR nur in den Eingang Ai der ersten Stufe (der Stufe für die Ausgabe des Signals WCBRCT1) eingegeben wird, während die Versorgungsspannung Vcc an Eingänge Ai der anderen Stufen angelegt wird, steigt nur das Signal WCBRCT1 auf hohen Zustand, während die restlichen Signale WCBRCT2 und WCBRCT3 auf niedrigem Zustand gehalten bleiben.
Es sollte hier angemerkt werden, daß SHFT einen niedrigen Zustand und /SHFT einen hohen Zustand aufweist, solange das Signal /WEIN in der Zählersteuerschaltung auf hohem Zustand bleibt. Somit können dann, da der getaktete Inverter 161 bei dem Master-Schritt ausgeschaltet und der getaktete Inverter 163 bei dem Slave-Schritt in jeder Stufe der Zählerschaltung eingeschaltet ist, das Signal /RESET und das Eingangssignal Ai jeder Stufe dazu verwendet werden, um das Signal WCBRCTi ohne Beeinträchtigung durch das Ausgangssignal der vorhergehenden Stufe zu übertragen.
Wenn /WE auf einen hohen Zustand zurückkehrt, während /RAS auf einem niedrigen Zustand gehalten wird, nehmen die Signale SHFT und /SHFT synchron hohen bzw. niedrigen Zustand an. Somit wird in jeder Stufe der Zählerschaltung, der getaktete Inverter 161 des Master-Schrittes eingeschaltet, während der getaktete Inverter 163 des Slave-Schrittes ausgeschaltet wird, so daß das Signal WCBRCTi in jeder Stufe in dem ent sprechenden Flipflop 164 des Slave-Schrittes gespeichert wird, während das Signal WCBRCTi der vorhergehenden Stufe invertiert und an das Flipflop 162 des Master-Schrittes übertragen wird.
Wenn man /WE noch einmal auf einen niedrigen Zustand gehenläßt, während /RAS auf einem niedrigen Zustand gehalten wird, werden SHFT und /SHFT synchron niedrig bzw. hoch und demzufolge werden in jeder Stufe der Zählerschaltung der getaktete Inverter 161 des Master-Schrittes und der getaktete Inverter 163 des Slave-Schrittes aus- und eingeschaltet, so daß die Zählerschaltung so geschaltet wird, daß sie das Signal WCBRCTi der vorhergehenden Stufe erfolgreich zu der nachfolgenden Stufe in der Schaltung überträgt.
Somit werden jedesmal, wenn /WE auf niedrigen Zustand geschaltet wird, während /RAS niedrig ist, die Signale WCBRCTi sequentiell in der Reihenfolge i = 1 bis 3 in der Zählerschaltung auf hohen Zustand geschaltet.
In dem Schaltbild einer in Fig. 20 dargestellten Eintrittsschaltung bezeichnen andererseits Bezugszeichen 181 bis 184 entsprechende Flipflops und Bezugszeichen 186 und 187 ein NAND-Gatter mit drei Eingängen und ein NAND-Gatter mit zwei Eingängen, während Bezugszeichen 188 bis 194 entsprechende Inverter bezeichnen und das Bezugszeichen 195 ein CMOS- Transfergatter bezeichnet.
RINT ist ein Signal, das durch Invertierung des Signals /RAS erhalten wird, und RACP ist ein Signal zum Emittieren eines Impuissignais mit hohem Zustand unmittelbar nach der Rückkehr von /RAS auf niedrigen Zustand, während XVLD ein Signal ist, das sich von niedrigem auf hohen Zustand verändert, nachdem eine Zeilenadresse festgelegt ist, da /RAS auf nied rigen Zustand zurückkehrte.
Das Signal /PRCH ist praktisch mit /RAS synchronisiert, obwohl es eine leichte Verzögerung zeigt, bevor auf hohen Zustand geht, nachdem /RAS auf hohen Zustand zurückgekehrt ist.
/ROR ist ein Signal, das in einem Zyklus auf hohen Zustand schaltet, bei dem /RAS auf niedrigen Zustand schaltet, während /CAS hochgehalten bleibt (was als ein Nur-RAS-Auffrischungszyklus oder einfach als eine ROR-Zyklus bezeichnet wird). Mit anderen Worten: Es ist ein Signal, welches nur für eine sehr kurze Zeitdauer von dem Zeitpunkt an, wenn /RAS auf hohen Zustand zurückschaltet bis zu dem Zeitpunkt, wenn /PRCH zurückschaltet, auf hohen Zustand bleibt.
Andererseits ist CBR ein Signal, das in einem Zyklus auf hohen Zustand schaltet, bei dem /CAS vor /RAS auf niedrigen Zustand schaltet während /WE hochgehalten bleibt (was als CAS-vor-RAS-Zyklus oder einfach als ein CBR-Zyklus bezeichnet wird).
PWRON ist ein Energieversorgungs-Einschaltsignal, das für eine vorgegebene Zeit nach der Versorgung der Schaltung mit Energie auf niedrigen Zustand gehalten wird, aber vor dem tatsächlichen Betriebsstart des DRAMs auf hohen Zustand geschaltet wird und auf hohem Zustand bleibt bis die Schaltung abgeschaltet wird.
Ein PWRON-Signal ist erforderlich, um ein Rücksetz-Flip flop, das es als Eingangssignal empfängt, in einen vorgegebenen Zustand zu initialisieren (oder um WCBRL auf niedrigen Zustand zu schalten), und bleibt nach der Initialisierung auf hohem Zustand, so daß es den Betrieb des DRAMs nicht stört.
Das Bezugszeichen 180 bezeichnet einen ENTRY-Signal Schaltungsabschnitt, der komplementäre Signale /ENTRY und ENTRY erzeugt, um ein WCBRCTi-Signal zwischenzuspeichern, wenn /RAS auf hohen Zustand zurückgeschaltet wird, nachdem ein WCBR-Zyklus gestartet wurde.
Das Bezugszeichen 196 bezeichnet einen TESTi-Signalabschnitt, der den Zustand jedes WCBRCTi unter Verwendung der Signale /ENTRY und ENTRY und Ausgangssignale TESTi (i = 1, 2 und 3) zwischenspeichert, um zu bestimmen, welches Signal WCBRCTi in der Zählerschaltung auf hohen Zustand geschaltet wird. TESTi ist ein Ausgangssignal, um drei verschiedene Testmodi zu unterscheiden und das DRAM tritt in den i-ten Testmodus ein, wenn TESTi auf hohem Zustand liegt.
Die Eintrittsschaltung mit einer vorstehend beschriebenen und in Fig. 20 veranschaulichten Konfiguration arbeitet in einer Weise gemäß nachstehender Beschreibung.
Der Ausgangsknoten N1 des Flipflops 181 ist niedrig, nachdem der normale Zyklus für eine Anzahl von Malen wiederholt wurde und deshalb ist der Ausgangsknoten N6 des NAND- Gatters 186 mit drei Eingängen hoch. Der Ausgangsknoten N5 des NAND-Gatters 185 mit zwei Eingängen ist ebenfalls hoch, aber das Signal WCBRL an dem Ausgangsknoten N2 des Flipflops 182 wird durch das Signal PWRON auf niedrigen Zustand gesetzt. Wenn das Signal WCBR unter dieser Bedingung ansteigt, schaltet der Ausgangsknoten N2 des Flipflops 182 danach kurzzeitig auf hohen Zustand, wenn das Signal XVLD ansteigt. Jedoch ändern das Signal /ENTRY an dem Ausgangsknoten N3 des Flipflops 183 und das invertierte Signal ENTRY ihren entsprechenden Zustand nicht, solange das Signal RINT hoch bleibt.
Wenn in dem vorstehenden Betrieb der Ausgangsknoten N2 des Flipflops 182 nur auf hohen Zustand geschaltet wird, wenn WCBR ansteigt, liegt der Zeitpunkt an welchem WCBR ansteigt nahe an dem Zeitpunkt, an dem RINT ansteigt, so daß dann, wenn RINT zufällig nach WCBR zum Schaden des Betriebs auf niedrigen Zustand schaltet, /ENTRY sofort auf niedrigen Zustand schaltet und so seine ordnungsgemäße Funktion verliert. Diese beruht darauf, weil der Knoten N des Flipflops 183 auf hohen Zustand schaltet, nachdem RINT sicher auf niedrigen Zustand geschaltet wurde und das NAND-Gatter des Flipflops 183, das RINT empfängt, gesperrt wurde, damit der Ausgangsknoten N2 des Flipflops 182 mit einer leichten Verzögerung durch das ansteigende XVLD kurz nach WCBR auf hohen Zustand schaltet.
Anschließend wird das momentane /RAS auf hohen Zustand geschaltet und deshalb RINT auf niedrigen Zustand geschaltet, während /ENTRY auf einen hohen Zustand geschaltet wird. Der Zustand jedes WCBRCTi wird, wenn /RAS auf hohen Zustand zurückgeschaltet wird, durch die Signale /ENTRY und ENTRY zwischengespeichert und zu dem Ausgangsknoten N7 des NOR-Gatters 187 übertragen.
Unter diese Bedingung bleiben jedoch /PRCH und demzufolge alle TESTi (i = 1, 2 und 3) noch niedrig. Wenn /PRCH nach einer Weile einen hohen Zustand annimmt, nimmt nur TESTi, das WCBRCTi entspricht, das auf hohen Zustand geschaltet wurde, hohen Zustand an, und das DRAM tritt in den entsprechenden Testmodus ein.
Daher liegt der Zeitpunkt, an dem die Speichereinrichtung in einen Testmodus eintritt nicht in einem Eintrittszyklus, sondern nachdem /RAS auf einen Vorladungszustand zurückgeschaltet ist nachdem der Eintrittszyklus abgelaufen ist. Mit einer solchen Anordnung kann jeder unzulässige Ablauf einer Modusumschaltung in dem DRAM, während es in einen aktiven Zustand gebracht wird, zuverlässig eliminiert werden, so daß Daten in dem DRAM gegen Zerstörung geschützt werden können.
Man beachte, daß sowohl /ENTRY als auch ENTRY auf ihren ursprünglichen Zustand zurückschalten, wenn ein ROR- oder CBR-Auffrischzyklus auftritt.
Anschließend werden nun die weiteren Ausführungsformen der Erfindung beschrieben. Da Logikschaltungen, wie sie in Fig. 18 bis 20 dargestellt sind, auch in diesen Ausführungs formen verwendet, werden diesen mit denselben Bezugszeichen bezeichnet und nicht weiter beschrieben.
Zuerst wird nun nachstehend die zweite Ausführungsform im Detail beschrieben.
In dieser zweiten Ausführungsform wird ebenfalls eine Zählerschaltung verwendet ist, wie sie in Fig. 18 dargestellt ist.
Fig. 22 ist ein Schaltbild einer Zählersteuerschaltung, die für die zweite Ausführungsform verwendet werden kann.
Fig. 23 ist ein Schaltbild einer Eintrittsschaltung, die für die zweite Ausführungsform verwendet werden kann.
Fig. 24 ist ein detailliertes Wellenformzeitdiagramm für einen Betrieb der zweiten Ausführungsform.
Die Zählersteuerschaltung von Fig. 22 unterscheidet sich von der für die erste Ausführungsform ausgelegten Schaltung von Fig. 19 dadurch, daß das Signal /WEIN durch ein Signal RINT ersetzt ist, um Grundsignale SHFT und /SHFT für die Zählerschaltung zu erzeugen, und ein Signal /CINTD anstelle des Signals /RSTR zum Zurücksetzen von DWCBR verwendet wird. /CINTD ist ein Signal, das um eine geeignete zeitliche Dauer zu dem Signal /CINT verzögert ist, welches mit dem Signal /CAS synchronisiert ist.
Die in Fig. 23 dargestellte Eintrittsschaltung unterscheidet sich von der für die erste Ausführungsform ausgeleg ten Schaltung von Fig. 20 dadurch, daß das Signal /RINT durch das Signal /CINT zur Bestimmung des Zustand ersetzt ist (so daß demzufolge das Signal XVLD überflüssig gemacht wird) und nur das Signal ROR zum Löschen von WCBR verwendet wird (so daß das Signal CBR nicht gebraucht wird) und daß das Signal TESTi auf hohen Zustand geschaltet wird, wenn sowohl /CINTD als auch /PRCH hoch werden.
Da die Betriebsweise der zweiten Ausführungsform im wesentlichen dieselbe wie die der ersten Ausführungsform ist, wird sie hier nicht weiter beschrieben. Es sollte jedoch besondere Aufmerksamkeit der Tatsache gewidmet werden, daß das Signal CBR nicht zum Löschen von WCBR verwendet wird.
Dieses beruht darauf, daß /WE in einem beliebigen Zustand vorliegen kann und somit ein CBR-Zyklus mit oder nach dem zweiten Zählwert eines aktiven Signals aktiviert werden kann. Es wird nun nachstehend die dritte Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zählerschaltung und eine in Fig. 20 dargestellte Eintrittsschaltung können für die dritte Ausführungsform verwendet werden.
Fig. 25 stellt ein Schaltbild einer Zählersteuerschaltung dar, die für die dritte Ausführungsform verwendet werden kann.
Die Zählersteuerschaltung von Fig. 25 unterscheidet sich von der für die erste Ausführungsform ausgelegten Schaltung von Fig. 19 dadurch, daß das Signal /CINT anstelle des Signals /WEIN verwendet wird, um die Grundsignale SHFT und /SHFT für die Zählerschaltung verwendet wird.
Die Betriebsweise der dritten Ausführungsform ist grundsätzlich dieselbe wie die der ersten Ausführungsform, weshalb das Wellenformzeitdiagramm von Fig. 21 auf die dritte Ausführungsform angewendet werden kann, indem lediglich /WEIN durch /CINT in der Zeichnung ersetzt wird.
Es wird nun nachstehend die vierte Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zählerschaltung und eine in Fig. 21 dargestellte Zählersteuerschaltung können für die vierte Ausführungsform verwendet werden.
Fig. 26 ist ein Schaltbild eines Spaltenadressenpuffers und deren Steuerschaltung, die für die vierte Ausführungsform verwendet werden können.
Fig. 27A ist ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung und Fig. 278 ist deren Wahrheitstabelle, die für die vierte Ausführungsform verwendet werden können.
Fig. 28 ist ein detailliertes Wellenformzeitdiagramm für einen Betrieb der vierten Ausführungsform.
Diese vierte Ausführungsform ist so ausgelegt, daß dann, wenn sie in einen WCBR-Zyklus eintritt, entweder der Zeilenadressenpuffer (RAB) oder den Spaltenadressenpuffer (CAB) synchron mit /WE zum Arbeiten gebracht wird, um ein Adressensignal bei einer fallenden Flanke von /WE zwischenzuspeichern, und daß dann, wenn sie synchron mit einem Anstieg von /RAS in den Zyklus eintritt, sie die zwischengespeicherte Adresse zur Referenz überprüft, um die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann. In Fig. 28 ist zu sehen, daß eine Adresse auch bei einer fallenden Flanke von /CAS zwischengespeichert wird.
Aus Fig. 26, die einen Spaltenadressenpuffer CAB 241 und einer Steuerschaltung 242 für den CAB darstellt, ist zu ersehen, daß der erstere eine herkömmliche Schaltungskonfiguration aufweist.
Der CAB 241 ist so aufgebaut daß dann, wenn das Steuersignal CLTC auf niedrigem Zustand gesetzt ist, dieser mittels einer eine Inverterschaltung 243 und eine Stromspiegelschaltung 244 aufweisenden parallel geschalteten Schaltung feststellt, ob die Adresse Ai hoch oder niedrig ist, und in dem Moment, in dem CLCT auf hohen Zustand geht, entsprechende Daten für Ai im Flipflop 245 zwischenspeichert, um interne Adressen AiC, /AiC auszugeben.
Wenn das in der ENTRY-Signal-Erzeugungsschaltung 180 von Fig. 20 erzeugte Signal WCBRL niedrig ist, oder in einem anderen Zyklus als einem WCBR-Zyklus, wird die CLTC-Erzeugungsschaltung 242 nur von einem (durch Invertierung von /CAS erhaltenen) Signal CINT gesteuert, um eine Spaltenadresse mitteis eines /CAS-Signals in normaler Weise zwischenzuspeichern und um dann in das DRAM in einem WCBR-Zyklus einzutreten. Wenn WCBR auf hohen Zustand geht, wird CLTC von dem Signal WINT gesteuert.
Die in Fig. 27A dargestellte TESTij-Erzeugungsschaltung wird durch Modifikation der TESTij-Erzeugungsschaltung 181 von Fig. 20 in der Weise erhalten, daß sie in das DRAM in einem Testmodus bei Empfang eines Spaltenadressensignals A0C, /A0C, A1C, /A1C eintritt.
Obwohl diese Schaltung nur zwei Adressen AOC und A1C zur Referenz überprüft, oder mit anderen Worten, vier unterschiedliche i-te Testmodi alternativ in dieser Ausführungsform verwendet werden können, kann ein erfindungsgemäßes DRAM insgesamt m x 2n Testmodi für den Eintritt unterscheiden, wenn die Zählerschaltung bis zu m hochzählen kann und die Anzahl zur Referenz zu prüfender Adressen gleich n ist.
Es sollte hier angemerkt, daß /WE auf niedrigen Zustand gehalten werden muß bis /RAS auf hohen Zustand geht, und daß CLTC mit einer geeigneten Verzögerung nach einer ansteigenden Flanke von WINT gemäß Darstellung in Fig. 26 auf niedrigen Zustand gehen muß, da ein ENTRY-Signal bei einer ansteigenden Flanke von /RAS erzeugt wird, um den aktuellen Zählwert und die Adresse zwischenzuspeichern.
Es wird nun nachstehend die fünfte Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zählerschaltung und eine in Fig. 19 dargestellte Zählersteuerschaltung können für die fünfte Ausführungsform verwendet werden.
Fig. 29 ist ein Schaltbild eines Zeilenadressenpuffers, der für die fünfte Ausführungsform verwendet werden kann.
Fig. 30 ist ein Schaltbild einer Steuerschaltung des Zeilenadressenpuffers von Fig. 29.
Fig. 31A ist ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung und Fig. 318 ist deren Wahrheitstabelle, die für die fünfte Ausführungsform verwendet werden können.
Fig. 32 ist ein Teil eines detaillierten Wellenformzeit diagramms für einen Betrieb der fünften Ausführungsform (bei dem ein /RAS-Signal zweimal gezählt wird).
Fig. 33 ist der restliche Teil des detaillierten Wellenformzeitdiagramms von Fig. 32.
Diese fünfte Ausführungsform ist so ausgelegt, daß dann, wenn sie in einen WCBR-Zyklus eintritt, entweder der Zeilenadressenpuffer (RAB) oder der Spaltenadressenpuffer (CAB) synchron mit /WE zum Arbeiten gebracht wird, um ein Adressensignal bei einer fallenden Flanke von /RAS zwischenzuspeichern, und daß dann, wenn sie mit einem Anstieg von /CAS in den Zyklus eintritt, sie die zwischengespeicherte Adresse zur Referenz überprüft, um die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann. In Fig. 32 ist zu sehen, daß eine Adresse auch bei einer fallenden Flanke von /RAS zwischengespeichert wird.
Da eine Zeilenadressenpufferschaltung (RAB) in einer Weise ausgelegt ist, daß sie eine Adresse synchron mit einer fallenden Flanke von /RAS zwischenspeichert und beide internen Zeilenadressen AIR, /AIR auf einen niedrigen Zustand zurücksetzt, nachdem sie sichergestellt hat, daß /RAS auf hohen Zustand geht und die Wortleitung auf niedrigen Zustand geht, kann ein herkömmlicher Zeilenadressenpuffer RAB und eine RAB- Steuerschaltung für den Zweck der vorliegenden Erfindung ohne Modifikation verwendet werden.
Wenn jedoch das erstemal /RAS gezählt wird, muß die Adresse des Zeilenadressenzählers für eine automatische Auffrischung übergenommen werden, während eine externe Adresse als eine Zeilenadresse ohne Benutzung des Zeilenadressenzählers für den zweiten und die nachfolgenden Zählwerte übernommen werden muß.
Es ist auch möglich, die Wortleitung nicht zur Annahme eines hohen Zustands für den zweiten und die nachfolgenden Zählwerte des /RAS zu zwingen. Obwohl es keine zwingende Notwendigkeit ist, bevorzugt man es die Wortleitung zur Annahme eines hohen Zustands zu zwingen und Daten zu verstärken, um einen kurzen Zählzyklus zu erzielen.
In der RAB-Steuerschaltung von Fig. 30 ist WDOWN ein Signal, das hohen Zustand annimmt, nachdem die Wortleitung nied rigen Zustand annimmt, und CREF ist ein Signal, das hohen Zustand unmittelbar nach einem Anstieg von RINT in einem CBRoder WCBR-Zyklus annimmt.
Es wird nun nachstehend die sechste Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zähierschaltung, eine in Fig. 19 dargestellte Zählersteuerschaitung und eine TESTij- Erzeugungsschaltung einer in Fig. 27 dargestellten Eintrittsschaltung können für die sechste Ausführungsform verwendet werden.
Fig. 34 ist ein Schaltbild eines Spaltenadressenpuffers, QAB, der für die sechste Ausführungsform verwendet werden kann.
Fig. 35 ist ein detailliertes Wellenformzeitdiagramm für einen Betrieb der sechsten Ausführungsform.
Diese sechste Ausführungsform ist so ausgelegt, daß dann, wenn sie in einen WCBR-Zyklus eintritt, entweder der Zeilenadressenpuffer (RAB) oder der Spaltenadressenpuffer (CAB) synchron mit /WE zum Arbeiten gebracht wird, um ein Adressensignal bei einer fallenden Flanke von /WE zwischenzuspeichern, und daß dann, wenn sie mit einem Anstieg von /RAS in den Zyklus eintritt, sie die zwischengespeicherte Adresse zur Referenz überprüft, um die speziellen Funktionsmodi zu unterscheiden, mit welchen sie ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann. In Fig. 32 ist zu sehen, daß eine Adresse auch bei einer fallenden Flanke von /RAS zwischengespeichert wird.
Da eine Spaltenadressenpuffer (CAB) so ausgelegt ist, daß er eine Adresse synchron mit einer fallenden Flanke von /CAS zwischenspeichert und den Adressenzwischenspeicherungsvorgang mit einer ansteigenden Flanke von /CAS abbricht, um statisch externe Adressen Ai als interne Spaltenadressen AiC, /AiC ohne sie zu ändern zu übernehmen, kann eine herkömmliche CAB- und RAB-Steuerschaltung für den Zweck der vorliegenden Erfindung ohne Modifikation verwendet werden.
Es sollte jedoch beachtet werden, daß /CAS bis zu einer ansteigenden Flanke von /RAS niedrig gehalten werden muß, und einer ansteigenden Flanke von /CAS (oder CINT) eine ansteigende Flanke von CLTC mit einer geeigneten Verzögerung folgen muß, damit die Anzahl der Male gezählt, mit der /CAS an einen Umschalter angelegt wird, und die aktuelle Adresse zum Zeitpunkt der letzten fallenden Flanke von /CAS unmittelbar nach einer steigenden Flanke von /CAS zwischengespeichert werden. Es wird nun nachstehend die siebente Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zählerschaltung und eine in Fig. 19 dargestellte Zählersteuerschaltung können für die siebente Ausführungsform verwendet werden.
Fig. 36 ist ein Schaitbild einer Dateneingabepufferschaltung, die für die siebente Ausführungsform verwendet werden kann.
Fig. 37 ist ein Schaltbild einer Steuerschaltung der Puf ferschaltung von Fig. 36.
Fig. 38 ist ein Schaltbild einer TESTij-Erzeugungsschaltung einer Eintrittsschaltung und ihrer Wahrheitstabelle, die für die siebente Ausführungsform verwendet werden können.
Fig. 39 und 40 stellen ein detailliertes Wellenformzeit diagramm für den Betrieb der siebenten Ausführungsform dar.
Die Dateneingabepufferschaltung von Fig. 36 und die Dateneingabepuffersteuerschaltung von Fig. 37 sind so ausgelegt, daß die Dateneingabepufferschaltung durch Starten des Signals /WRT mittels des Signals /WEIN, welches mit /WE synchronisiert ist, betrieben werden kann.
Da der Betrieb des Dateneingabepuffers dieser siebenten Ausführungsform, bei welcher die Daten auf einer I/O-Kontaktfläche bei einer ansteigenden Flanke von /WE zwischengespeichert werden, derselbe wie der eines herkömmlichen Schreibdateneingabepuffers (Din-Puffers) ist, kann ein herkömmlicher Puffer für den Zweck der Erfindung ohne Modifikation verwendet werden.
In dem normalen Betriebsablauf eines herkömmlichen Schreibdateneingabepuffers wird jedoch eine Datenschreibperiode (während welcher das Signal WDUR in Fig. 37 auf hohem Zustand gehalten wird) automatisch innerhalb des DRAMs durch dessen Merkmal des Schreibzeitendes definiert, um komplementär interne I/O-Daten (WDi, /Wdi) unabhängig von dem Zustand von /WE (selbst wenn es auf niedrigen Zustand bleibt) zurückzusetzen. Im Gegensatz dazu wird, da der Zählwert von /WE und die aktuellen I/O-Daten bei der letzten ansteigenden Flanke von /WE durch das Signal ENTRY in einem Eintrittszyklus der vorstehenden Ausführungsform zwischengespeichert werden müssen, das Signal WDUR in Fig. 37 während eines WCBR-Zyklus auf niedrigen Zustand gehalten.
Es wird nun nachstehend die achte Ausführungsform der Erfindung im Detail beschrieben.
Fig. 41 ist ein Schaltbild einer Eingabepuffersteuerschaltung, die für die achte Ausführungsform verwendet werden kann.
Die achte Ausführungsform wird durch eine Teilmodifikation der Eingabepuffersteuerschaltung der siebenten Ausführungsform gemäß Darstellung in Fig. 41 erhalten, während die restlichen Abschnitte identisch mit ihren Gegenstücken in der siebenten Ausführungsform sind.
Die Betriebsweise der achten Ausführungsform unterscheidet sich von derjenigen der siebenten Ausführungsform dadurch, daß die Dateneingabepufferschaltung durch Starten des Signals /WRT mittels eines Signals /RINT betrieben wird, welches mit /RAS synchronisiert ist.
Es wird nun nachstehend die neunte Ausführungsform der Erfindung im Detail beschrieben.
Fig. 42 ist ein Schaltbild einer Eingabepuffersteuerschaltung, die für die neunte Ausführungsform verwendet werden kann.
Die neunte Ausführungsform wird durch eine Teilmodifikation der Eingabepuffersteuerschaltung der siebenten Ausführungsform gemäß Darstellung in Fig. 42 erhalten, während die restlichen Abschnitte identisch mit ihren Gegenstücken in der siebenten Ausführungsform sind.
Die Betriebsweise der neunten Ausführungsform unterscheidet sich von derjenigen der siebenten Ausführungsform nur dadurch, daß die Dateneingabepufferschaltung durch Starten des Signals /WRT mittels eines Signals /CSIN betrieben wird, wel ches mit /CAS synchronisiert ist.
Es wird nun nachstehend die zehnte Ausführungsform der Erfindung im Detail beschrieben.
Eine in Fig. 18 dargestellte Zählerschaltung, eine in Fig. 19 dargestellte Zählersteuerschaltung und eine TESTij- Erzeugungsschaltung einer in Fig. 27 dargestellten Eintrittsschaltung können für die zehnte Ausführungsform verwendet werden.
Fig. 43 ist ein Schaltbild eines Spaltenadressenpuffers CAB, der für die zehnte Ausführungsform verwendet werden kann.
Fig. 44 ist ein detailliertes Wellenformzeitdiagramm für einen Betrieb der zehnten Ausführungsform (bei der ein /WE- Signal zweimal gezählt wird).
Diese zehnte Ausführungsform ist so ausgelegt, daß nach dem Eintritt in einen WCBR-Zyklus, die Anzahl der Male, mit der das Signal /WE auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist während das Signal /RAS niedrig ist, und dann die Adresseneingänge zur Referenz geprüft werden, wenn das Signal /RAS auf hohen Zustand schaltet, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann.
Obwohl eine Anzahl alternativer Schaltungskonfigurationen für diese Ausführungsform vorstellbar ist, ist sie so angeordnet, daß der Spaltenadressenpuffer CAB statisch reduziert wird und eine externe Adresse ohne Änderung übernommen werden kann, wenn /WE zweimal oder mehr als zweimal auf niedrigen Zustand geht. Nach dem Abschluß des Speichereintrittes wird der CAB in herkömmlicher Weise gesteuert. Eine externe Adresse kann alternativ mittels des Zeilenadressenpuffers RAB bei einer ansteigenden Flanke von /RAS nach der Auszählung der Anzahl der Male, mit denen /WE auf niedrigen Zustand gebracht wird, zwischengespeichert werden.
Man beachte, daß das Signal WCBR2, welches das invertierte Signal des in der RAB-Steuerschaltung von Fig. 30 zu erzeugenden Signals /WCBR2 ist, in der CAB-Steuerschaltung von Fig. 43 verwendet wird.
Es wird nun nachstehend die elfte Ausführungsform der Erfindung im Detail beschrieben.
Diese elfte Ausführungsform ist so ausgelegt, daß nach dem Start eines WCBR-Zyklus, die Anzahl der Male, mit der das /RAS-Signal auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist während das Signal /CAS niedrig ist, und dann die Adresseneingänge zur Referenz geprüft werden, wenn das Signal /CAS inaktiv wird, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann. Die Schaltungskonfiguration der elften Ausführungsform kann im wesentlichen dieselbe wie die der zehnten Ausführungsform sein.
Jedoch muß /CINT anstelle von /PRCH als ein Flipflop- Rücksetzsignal zum Erzeugen des Signals WCBR2 für die RAB- Steuerschaltung von Fig. 30 verwendet werden, die so ausgelegt ist, daß sie die CAB-Steuerschaltung 412 von Fig. 43 mit dem Signal WCBR2 beliefert.
Es wird nun nachstehend die zwölfte Ausführungsform der Erfindung im Detail beschrieben.
Diese zwölfte Ausführungsform ist so ausgelegt, daß nach dem Start eines WCBR-Zyklus, die Anzahl der Male, mit der das /CAS-Signal auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist während das Signal /RAS niedrig ist, und dann die Adresseneingänge zur Referenz geprüft werden, wenn das Signal /RAS auf hohen Zustand schaltet, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann. Die Schaltungskonfiguration der zwölften Ausführungsform kann im wesentlichen dieselbe wie die der zehnten Ausführungsform sein.
Es wird nun nachstehend die dreizehnte Ausführungsform der Erfindung im Detail beschrieben.
Diese dreizehnte Ausführungsform ist so ausgelegt, daß nach dem Eintritt in einen WCBR-Zykius, die Anzahl der Male, mit der das Signal /WE auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist wäh rend das Signal /RAS niedrig ist, und dann die I/O-Eingänge zur Referenz geprüft werden, wenn das Signal /RAS auf hohen Zustand schaltet, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann.
Obwohl eine Anzahl alternativer Schaltungskonfigurationen für diese Ausführungsform vorstellbar ist, ist es schwierig den Spaltenadressenpuffer CAB statisch zu reduzieren und externe Daten ohne Modifikation wie im Falle des zehnten Beispiels zu übernehmen, wenn eine Din-Pufferschaltung mit einem dynamischen Zwischenspeichertyp eingebaut ist. Wenn dieses der Fall ist, kann die Din-Pufferschaltung so betrieben werden, daß sie I/O-Daten zwischenspeichert, wenn /RAS nach dem letzten Zählwert auf hohen Zustand geht.
Es wird nun nachstehend die vierzehnte Ausführungsform der Erfindung im Detail beschrieben.
Diese vierzehnte Ausführungsform ist so ausgelegt, daß nach dem Start eines WCBR-Zyklus, die Anzahl der Male, mit der das Signal /RAS auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist während das Signal /CAS niedrig ist, und dann die I/O-Eingänge zur Referenz geprüft werden, wenn das Signal /CAS auf hohen Zustand schaltet, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann.
Es wird nun nachstehend die fünf zehnte Ausführungsform der Erfindung im Detail beschrieben.
Diese fünf zehnte Ausführungsform ist so ausgelegt, daß nach dem Start eines WCBR-Zyklus, die Anzahl der Male, mit der das Signal /CAS auf niedrigen Zustand gebracht wird, ausgezählt wird, ob sie gleich oder größer als zwei ist während das Signal /RAS niedrig ist, und dann die I/O-Eingänge zur Referenz geprüft werden, wenn das Signal /CAS auf hohen Zustand schaltet, um unter Verwendung des erhaltenen Ergebnisses der Referenz die speziellen Funktionsmodi zu unterscheiden, mit welcher diese ausgestattet ist, so daß in sie in einem ausgewählten Modus eingetreten werden kann.
Wie vorstehend im Detail beschrieben müssen die bestehenden standardisierten Einschränkungen für einen WCBR-Zyklus nicht notwendigerweise rigoros auf ein erfindungsgemäßes DRAM angewendet werden, um die zwei oder mehr speziellen Funktionsmodi zu unterscheiden, mit welchen es ausgestattet ist, so daß in es in einem ausgewählten Modus von diesen eingetreten werden kann. Mit anderen Worten: Benutzer welche sich nicht insbesondere der Notwendigkeit der Anwendung spezieller Testmodi bewußt sind, können in das erfindungsgemäße DRAM in einem standardisierten Testmodus ohne Abweichung von dem Zeittakt bei der Verwendung eines herkömmlichen WCBR-Zyklus eintreten. Zusätzlich können Benutzer, welche eine von den Lieferanten angebotenen speziellen Testmodus anwenden wollen, in ein erfindungsgemäßes DRAM in diesem Modus in einem speziellen Eintrittsmodus gemäß vorstehender Beschreibung eintreten. Somit macht die vorliegende Erfindung Testmodi einer großen Anzahl unterschiedlicher Arten verfügbar, um die Testkosten zu reduzieren.

Claims

1. Dynamischer Speicher mit wahifreiem Zugriff (DRAM), aus gestattet mit speziellen Funktionsmodi mehrerer verschiedener Arten, dadurch gekennzeichnet, daß er eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male ausgelegt ist, mit der ein /WE-Signal aktiviert wird während ein /RAS-Signal aktiv bleibt, seitdem ein WCBR- Zyklus zum Aktivieren eines /CAS-Signals und eines /WE- Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Eintritt in den Speicher gemäß dem erhaltenen Zählwert zu unterscheiden.

2. Dynamischer Speicher mit wahifreiem Zugriff (DRAM), ausgestattet mit speziellen Funktionsmodi mehrerer verschiedener Arten, dadurch gekennzeichnet, daß er eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male ausgelegt ist, mit der ein /RAS-Signal aktiviert wird während ein /CAS-Signal aktiv bleibt, seitdem ein WCBR-Zyklus zum Aktivieren eines /CAS-Signals und eines /WE-Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Eintritt in den Speicher gemäß dem erhaltenen Zählwert zu unterscheiden.

3. Dynamischer Speicher mit wahifreiem Zugriff (DRAM), ausgestattet mit speziellen Funktionsmodi mehrerer verschiedener Arten, dadurch gekennzeichnet, daß er eine eingebaute Eintrittsschaltung aufweist, die zum Zählen der Anzahl der Male ausgelegt ist, mit der ein /CAS-Signal aktiviert wird während ein /RAS-Signal aktiv bleibt, seitdem ein WCBR-Zykius zum Aktivieren eines /CAS-Signals und eines /WE-Signals vor einem /RAS-Signal gestartet wurde, um die speziellen Funktionsmodi mehrerer unterschiedlicher Arten für den Eintritt in den Speicher gemäß dem erhaltenen Zählwert zu unterscheiden.

4. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 1, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /WE- Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit weichen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

5. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 2, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS- Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

6. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 3, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /CAS- Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

7. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 11 dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /WE-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

8. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 2, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

9. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 3, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /CAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

10. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 1, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS- Signal inaktiv wird nachdem ein /WE-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

11. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM) nach Anspruch 2, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /CAS Signal inaktiv wird nachdem ein /RAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in wel chem in den Speicher eingetreten wird.

12. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM) nach Anspruch 3, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die Adresseneingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS Signal aktiv wird nachdem ein /CAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

13. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM) nach Anspruch 1, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS-Signal inaktiv wird nachdem ein /WE-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

14. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 2, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /CAS-Signal inaktiv wird nachdem ein /RAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.

15. Dynamischer Speicher mit wahifreiem Zugriff (DRAM) nach Anspruch 3, dadurch gekennzeichnet, daß die Eintrittsschaltung so arbeitet, daß die I/O-Eingänge zur Referenz an dem Zeitpunkt überprüft werden, an dem ein /RAS-Signal aktiv wird nachdem ein /CAS-Signal zum letzen Male aber nicht zum ersten Male aktiviert wird, um die speziellen Funktionsmodi, mit welchen er ausgestattet ist, gemäß dem erhaltenen Ergebnis der Referenzprüfung zu unterscheiden und um einen der Modi auszuwählen, in welchem in den Speicher eingetreten wird.