JPH01217649A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレーションやシステム評価などのソフト
ウェアデバッグに用いられる評価チップとしてのマイク
ロコンピュータ及び評価チップによって代行制御対象と
される実チップとしてのマイクロコンピュータに関し、
例えばＡＳＩＣ（アプリケーション・スペシフィック・
インテグレーテッド・サーキット）方式で展開される各
種マイクロコンピュータに係るソフトウェアデバッグ体
制の整備に適用して有効な技術に関する。

〔従来技術〕

マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グやシステム評価を行うためのエミュレータなどのシス
テム開発ツール（システム開発支援装置）は、システム
開発装置を含むコンソールと、ターゲットシステムとの
間に接続され。

当該ターゲットシステムに含まれるマイクロコンピュー
タ（ターゲットマイクロコンピュータ）の機能を代行す
る一方でデバッガ−即ちシステム開発支援装置としての
機能を備える。

システム開発ツールでターゲットシステムをソフトウェ
アデバッグするには、基本的にターゲットマイクロコン
ピュータを代行制御しながらその制御状態をデバッガ側
に知らせたり、プログラムフローを任意に変えたりして
その制御状態を変更可能とするような機能を備えたエミ
ユレーション用などの評価チップが用いられる。

この評価チップは、ターゲットマイクロコンピュータを
代行制御する性質上、少なくともそれと同等の制御機能
を有することが必要とされるため。

中央処理装置の構成だけでなく、周辺機能をも含めて、
ターゲットマイクロコンピュータの種類毎にその回路構
成もしくは機能が格別に決定されることになる。

このようにターゲットマイクロコンピュータの機能に呼
応してその回路構成や機能が格別に決定される評価チッ
プを得る手法としては１代行制御対象とされる実チップ
としてのターゲットマイクロコンピュータの回路をコア
として、これにエミュレーションなどのために必要な信
号の入出力機能やそれを制御するための論理を新たに追
加する手法を採用することができる。このような実チッ
プを流用する手法により、評価チップの開発工数が低減
されると共に、評価チップと実チップの電気的特性の相
違もある程度小さくされる。

また、システム開発ツールへの汎用適用性という観点か
らは、システム開発ツールの標準化のために、外部端子
の配列構成や周辺機能の異なる品種展開された実チップ
に対して評価チップのパッケージを共通化することがで
きる。

尚、エミュレータについて記載された文献の例としでは
昭和５９年１１月３０日オーム社発行の１’ＬｓＩハン
ドブツクＪ　Ｐ５６２〜Ｐ５６３がある。

〔発明が解決しようとする課題〕

しかしながら、単に実チップを流用して評価チップを形
成する技術だけでは、評価チップを得る場合の容易性や
その信頼性を向上させるという点で不充分であり、さら
に、評価チップのパッケージを単に共通化するというだ
けでは、同一の中央処理装置を中心にその周辺機能を変
更した品種展開もしくはＡＳＩＣ展開された各種マイク
ロコンピュータに対応する個々の評価チップに対してシ
ステム開発ツールへの汎用適用性を充分に得ることがで
きない。このような意味において、従来技術だけではマ
イクロコンピュータシステムのソフトウェアデバッグ体
制を容易に且つ信頼性をもって、さらには汎用性を得る
ように整えることができないという点が本発明者によっ
て明らかにされた。

例えば、同一の中央処理装置を中心にその周辺機能を変
更した品種展開もしくはＡＳＩＣ展開された各種マイク
ロコンピュータに対応する個々の評価チップを、実チッ
プを流用し且つパッケージを共通化して構成する場合に
、複数種類の評価チップに対し、システム開発ツールの
ハードウェアを変更することなくデバッグ用プログラム
の部分的追加で特定のシステム開発ツールを汎用利用さ
せようとするとき５個々の評価チップの種類に応じたソ
フトウェアプログラムの追加部分をエミュレータに選択
させるようにすることができる。このためには、評価チ
ップに対応する実チップの種類をエミュレータに認識さ
せることが必要になり、そのための手段として、評価チ
ップが保有する実チップ機能をその周辺Ｉ１０モジュー
ルにおけるコントロールレジスタやステータスレジスタ
のイニシャル値などによって識別する手法を採用するこ
とができる。しかしながら、このような便宜的手法では
１周辺機能の各種変更に対してその識別手法に一貫性が
なくなり、実チップに対応する機能の識別手法が個々に
相違してそのための手順を共通化することができなくな
り、これを回避しようとすると、ＡＳＩＣ展開可能な範
囲がそのような識別手法で着目されるＩ１０モジュール
によって拘束されるという問題を生ずる。

更に、中央処理装置を共通とする一部の評価チップに対
してシステム開発ツールを標準化しようとする場合には
、エミュレーションのために必要な信号の入出力機能や
それを制御するための論理を実現するに必要な外部端子
群に対してその配列構成を品種展開もしくはＡＳＩＣ展
開に際して一定に保つ考慮が必要になるという点が明ら
かにされた。そうでなければ、品種展開もしくはＡＳＩ
Ｃ展開される全部又は一部の評価チップに対してシステ
ム開発ツールの部分的なハードウェア変更が余儀無くさ
れる。

また、代行制御対象とされる実チップとしてのターゲッ
トマイクロコンピュータの回路をコアとして、これにエ
ミュレーションのために必要な信号の入出力機能やそれ
を制御するための論理を追加して評価チップを構成する
と、その分システム開発ツールにおける回路部品点数を
低減することができるが、そのように追加された論理に
従う入力端子をシステム開発ツールとインタフェースす
る場合に当該入力端子のフローティング状態を阻止する
ための回路素子についても評価チップに内蔵することが
システム開発ツールにおける回路部品点数の低減という
点で望ましい。その場合にはさらに静電破壊テストなど
の容易化という観点から当該回路素子によるリーク電流
の発生を防止する考慮が必要になることを見出した。

更に、既述したように、代行制御対象とされる実チップ
としてのターゲットマイクロコンピュータをコアとして
、これにエミュレーションのために必要な信号の入出力
機能やそれを制御するための論理を新たに追加する手法
によって品種展開もしくはＡＳＩＣ展開に対応した各種
評価チップを得る場合に、代行制御の性質上本来的にタ
ーゲットシステムに出力すべき信号を追加論理によって
エミュレータ側にも出力しなければならないことが頻繁
にある。そのようなときに、当該信号の発生源にとって
その配線負荷が追加論理によって本来の配線負荷よりも
増大することがあれば、評価チップと実チップにおける
そのような信号の電気的特性もしくは信号の伝播特性に
不整合を生じ、ソフトウェアデバッグ結果に対する信頼
性が低くなってしまうことに気が付いた。したがって、
実チップを流用して評価チップを得る手法においては、
エミュレーションのための論理の追加に際して電気的特
性が実チップと同一になるようにすることについても配
慮することが必要である点を見出した。

そしてまた、実チップを流用してこれにエミュレーショ
ンのための追加論理を付加して評価チップを得る手法に
おいては、当該追加論理のための信号配線を予め実チッ
プの回路に含めるようにしておくことが評価チップの形
成を容易化する上で好ましいことを見出したが、その場
合に実チップの回路を実チップとしてのみ利用するには
予め施しである追加論理のための信号配線特に入力配線
に対して恒久的なフローティング防止対策が必要になり
、これを個々の信号配線に個別的に施すとなると、逆に
その場合の手間が無視できないばかりか複数個所に亘る
論理の修正変更不良によって信頼性も低下する虞がある
。このため、当該追加論理のための信号配線を予め実チ
ップの回路に含めるようにしておく場合には、当該実チ
ップの回路を実チップとしてのみ利用する際の回路的修
正個所を極力少なくする考慮が必要になることを見出し
た。

本発明の目的は、マイクロコンピュータシステムのソフ
トウェアデバッグ環境を実チップ及び評・価チップの構
成という観点から改善することにあり、さらに詳しくは
マイクロコンピュータシステムのソフトウェアデバッグ
体制を容易に、また信頼性をもって、さらには汎用性を
得るように整えることができる評価チップ又は実チップ
としてのマイクロコンピュータを提供することにある。

個々の発明に対応されるような個々具体的な目的の大要
は、品種展開もしくはＡＳＩＣ展開される複数種類のマ
イクロコンピュータをエミュレータなどのシステム開発
ツールの標準化に適するようにすること、実チップの回
路をコアとしこれに論理を追加して評価チップを形成す
る場合に実チップと評価チップに共通する信号の電気的
特性を整合させること、評価チップにおける入力端子の
フローティング防止用外付は回路素子点数を低減すると
共に評価チップのテストに際して当該回路素子のリーク
電流が影響を与えることを防止することができるように
すること、容易に実チップを流用して評価チップを得ら
れるようにすること、実チップをコアとしこれに論理を
追加して評価チップを形成する場合に当該追加すべき論
理を予め内蔵する実チップの回路を実チップとしてのみ
利用する際の当該実チップの回路に対する修正個所の低
減により信頼性を向上させることなどとされる。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

第１には、ターゲットシステムにおける実チップとして
のマイクロコンピュータの論理が所望に追加変更されて
いてデバッガと信号をやりとりしながら実チップとして
のマイクロコンピュータを代行制御可能なソフトウェア
デバッグ用の評価チップに、中央処理装置の構造もしく
は制御機能を共通にして周辺機能が所望に選択されて成
るＡＳＩＣ展開されるような実チップに対応する代行制
御機能をデバッガによって識別可能とするための識別情
報出力手段を含める。

代行制御されるべき実チップとしてのマイクロコンピュ
ータチップとなり得るコアブロックを中心として、この
コアブロックをターゲットシステム及びデバッガの双方
とインタフェース可能にするための追加ブロックに、上
記識別情報出力手段を含めるとき、追加ブロックのデバ
ッガ側インタフェース部はその端子の機能及び配列構成
が相互にコアブロックの異なる複数のものの間で一定番
こすることができる。

また、ターゲットシステムから供給される信号をシステ
ム開発支援装置に与えるためのモニタ信号出力手段の外
部端子を、代行制御対象が相違される複数のものの間で
相互に同一となるように配列構成することができる。

第２には、追加ブロックのシステム開発支援装置側イン
タフェース部及びターゲットシステム側インタフェース
部の双方から共通に出力される信号に関し、コアブロッ
クから出力されてシステム開発支援装置側インタフェー
ス部に至る当該信号配線を駆動するに足る出力バッファ
のような駆動回路を設けて評価チップを構成する。

第３には、代行制御対象とされる実チップとしてのマイ
クロコンピュータと同一動作を行う実チップモードと、
実チップとしてのマイクロコンピュータに対して所望に
追加変更された論理に従うデバッグモードとを切り換え
可能な動作モード切り換え論理を備え、この動作モード
切り換え論理によってデバッグモードが選択されること
に呼応して動作可能とされるプルアップ又はプルダウン
素子をシステム開発支援装置側インタフェース部の入力
端子及び入出力兼用端子に対応させて内蔵するように評
価チップを構成する。

第４には、上記動作モード切り換え論理をコアブロック
に含めて評価チップを構成する。また。

コアブロックには、動作モード切り換え論理を一括して
実チップモードに固定するための固定手段をマスタスラ
イスのような選択設定形式で内蔵し。

当該コアブロックの回路によって実チップを形成する用
途に供する。

〔作　用〕

第１の手段によれば、システム開発ツールは評価チップ
が出力する識別情報を読み込んで当該評価チップが保有
する実チップ機能を認識する。この認識手法の一貫性に
より、評価チップの種類をシステム開発ツールが認識す
るためのハードウェア及びソフトウェアは評価チップが
保有する実チップ機能に拘らず共通化される。これによ
り、システム開発ツールは識別情報に対応するデバッグ
用プログラムの追加分をデータテーブルなどから引き出
してエミュレーシ目ン動作などを行うことができるよう
になり、ＡＳＩＣ展開されるような異なる実チップに対
応する複数種類の評価チップに対して、システム開発ツ
ールのハードウェアを変更することなくデバッグ用プロ
グラムを部分的に追加することによって、当該システム
開発ツールの汎用利用性を高めるものである。言い換え
るなら、品種展開もしくはＡＳＩＣ展開される複数種類
のマイクロコンピュータに対応する評価チップはエミュ
レータなどのシステム開発ツールの標準化に適するよう
になる。

このとき、上記識別情報出力用端子はもとより、モニタ
信号出力端子などのシステム開発支援装置側インタフェ
ースを成す端子群が、代行制御対象が相違される複数の
ものの間で相互に同一となるように配列構成される場合
、品種展開もしくはＡＳＩＣ展開される複数種類のマイ
クロコンピュータに対応する個々の評価チップに対して
、システム開発ツールのハードウェア及びソフトウェア
の共通化を一層促進するものである。

第２の手段によれば、追加論理によって増える信号配線
負荷は専用の駆動回路で駆動されることにより、実チッ
プではターゲットシステムに出力され、評価チップでは
その追加論理によってエミュレータ側にも出力される信
号相互間の電気的特性もしくは信号の伝播特性が整合さ
れ、ソフトウェアデバッグ結果に対する信頼性向上を達
成するものである。

第３の手段によれば、評価チップ自体がプルアップ又は
プルダウン素子を内蔵することにより。

評価チップにおける入力端子のフローティング防止用外
付は回路素子がシステム開発ツール側では必要なくなり
、システム開発ツールの部品点数低減、低減部品分に関
し組み立て結合不良確率が低下されることによる信頼性
向上を達成する。更に実チップモードが選択されるとプ
ルアップ又はプルダウン素子はオフ状態に制御されて、
それら素子に結合される入力端子などにはリーク電流の
発生が防止され、これにより静電破壊テストなどの試験
に際して当該回路素子のリーク電流が影響を与えること
をも防止するものである。

第４の手段によれば、実チップの回路をコアとしこれに
論理を追加して評価チップを形成する場合に当該追加す
べき論理を予め内蔵する実チップの回路を用意しておく
ことにより、実チップを流用して評価チップを得る場合
には、動作モード切り換え信号によってデバッグモード
を設定できるようにレイアウトの修正を行うだけでよく
なり、評価チップの開発工数低減を達成する。また、そ
のような実チップに予め内蔵された追加すべき論理は固
定手段で一括して無効にされ得ることにより、斯る実チ
ップの回路を実チップとしてのみ利用する際の当該実チ
ップの回路に対する修正個所も極めて低減される。

〔実　施　例〕

第１図は本発明の一実施例であるマイクロコンピュータ
を全体的に示すブロック図である。同図に示されるマイ
クロコンピュータは、公知の半導体集積回路製造技術に
よってシリコンのような１つの半導体基板に形成される
。

本実施例のマイクロコンピュータ１は、特に制限されな
いが、第２図に示されるように、所望のターゲットシス
テム２における図示しない実チップとしてのマイクロコ
ンピュータの論理を所望に追加変更してエミュレータ３
と信号をやりとりしながら実チップとしてのターゲット
マイクロコンピュータを代行制御可能なソフトウェアデ
バッグ用のマイクロコンピュータ即ち評価チップとされ
る。本実施例のマイクロコンピュータ（以下単に評価チ
ップとも記す）１はデュアル・イン・ライン・パッケー
ジやフラットパッケージなどの所定のパッケージの外部
端子を介してエミュレータ２又は図示しないボッドに搭
載され、そのターゲット側インタフェース部４はインタ
フェースケーブル６を介して、ターゲットマイクロコン
ピュータ搭載エリア７に結合される。マイクロコンピュ
ータ１のエミュレータ側インタフェース部５は夫々図示
しないエミュレーションバスを介してブレークポイント
制御部、エミュレーション制御部、トレースメモリ部、
代行メモリ部、及びホストプロセッサなどにインタフェ
ースされる。

第１図に従えば、本実施例のマイクロコンピュータ１は
、特に制限されないが、代行制御されるべき実チップと
してのマイクロコンピュータチップとなり得るコアブロ
ック１０と、このコアブロック１ｏをターゲットシステ
ム２及びエミュレータ３の双方とインタフェース可能に
するための追加ブロック１１とから成り、基本的に実チ
ップを流用する形式で構成される。

本実施例において、実チップとは実祭にターゲトシステ
ムに搭載される本体製品としてのマイクロコンピュータ
を意味する。この実チップに呼応するコアブロック１ｏ
はエミュレーションにおける代行制御の性質上少なくと
も実チップの制御機能を備える。したがって、中央処理
装置を共通にして周辺機能が所望に変更されるようなＡ
ＳＩＣ展開もしくは品種展開されて成る複数種類の異な
る実チップに対しては、それら個々に対応する機能を備
えたコアブロック１０を含めて本実施例の評価チップ１
が形成されることになる。

ここで先ず、実チップを流用して評価チップ１を形成す
る手法を第３図に基づいて説明する。

上記コアブロック１ｏはターゲットマイクロコンピュー
タとしての実チップを単に代行するだけでなく、エミュ
レーションの性質上、ターゲットマイクロコンピュータ
を代行制御しながらその制御状態をエミュレータ３に知
らせたり、デバッグのためのプログラムフローを任意に
変えたりしてその制御状態を変更可能とするような機能
、即ちエミュレーションのために必要な信号の入出力機
能やそれを制御するための論理が含まれる。第３図にお
いてそのような追加論理はインバータ１３やナントゲー
ト１４として概念的に示されている。

尚、このような追加論理は実チップの回路に含めておく
こともでき、その場合の処理については後で説明する。

上記追加ブロック１１は、代行制御の性質上本来的にタ
ーゲットシステム２と信号をやりとりするためのターゲ
ット側インタフエヘース部４、及びインバータ１３やナ
ントゲート１４で代表されるような追加論理とエミュレ
ータ３とのインタフェースを可能とすると共にターゲッ
トシステム２を代行制御するときのモニタ情報などをエ
ミュレータ３に与えるためのエミュレータ側インタフェ
ース部５を備える。

このようなコアブロック１０及び追加ブロック１１を１
つの半導体基板に形成することによって評価チップ１が
構成される。

次に本実施例の評価チップ１の全体を第１図を中心に詳
細に説明していく。

コアブロック１０は、特に制限されないが、ＡＳＩＣ展
開に際して共通化されるＣＰＵ　（セントラル・プロセ
ッシング・ユニット）１６を中心に、バスコントローラ
１７、割込みコントローラ１８、ワーキング領域やデー
タの一時格納領域とされるＲＡＭ　（ランダム・アクセ
ス・メモリ）１９、プログラムメモリとされるＲＯＭ　
（リード・オンリ・メモリ）２０．タイマ２１、シリア
ル・コミュニケーション・インタフェース・コントロー
ラ（以下単にＳＣＩとも記す）２２、アナログ・トウー
・ディジタル（以下単にＡＤとも記す）コンバータ２３
、及び上記タイマ２１，５ＣＩ２２．ＡＤコンバータ２
３などをチップ選択するためのモジュールセレクタ２４
などを含み、それらは適宜内部データバス２５及び内部
アドレスバス２６に結合されている。尚、コアブロック
１ｏに含まれるタイマ２１や５ＣＩ２２及びＡＤコンバ
ータ２３などの周辺モジュールはＡＳＩ展開において適
宜削除されたり、さらには必要に応じてダイレクト・メ
モリ・アクセス・コントローラなどの新たな機能モジュ
ールが追加されたりする。

コアブロック１０は実チップが本来的に備えるべきポー
トに対応する各種ポート２７ａ〜２７ｄを備える。これ
らポート２７ａ〜２７ｄは基本的にターゲットシステム
２とのインタフェースに利用されるポートである。特に
制限されないが、ポート２７ａはデータＤＡＴＡやアド
レス信号ＡＤＲ３をやりとりするためのポートとされ、
ポート２７ｂはタイマ２１や５ＣＩ２２などの周辺モジ
ュールなどとの信号のやりとりに利用され、例えば５Ｃ
Ｉ２２における送信データＴＤや受信データＨＤなどの
やりとりに利用される。また上記ボｈ２７ｃはバス権調
停のためのバスリクエスト信号ＢＲＥＱ及びパスアクナ
リッジ信号ＢＡＣＫ、さらには割込み信号ＩＲＱなどを
やりとりするためのポートとされる。そして上記ポート
２７ｄはリード信号ＲＤやライト信号ＷＴなどをやりと
りするためのポートとされる。

追加ブロック１１には上記ポート２７ａ〜２７ｄを介し
て実際にターゲットシステム２とインタフェースされる
ターゲットシステム側インタフェース部４としての各種
ポート４ａ〜４ｄが形成されている。

続いてコアブロック１０におけるエミュレーションのた
めの追加論理、そして追加ブロック１１においてその追
加論理に応する構成などを説明する。

エミュレーションにおいては、内部データバス２５の状
態をトレースしたり、デバッグ用プログラムが実祭には
ＲＯＭ２０の代わりにエミュレータ３内部に保有されて
いたり、さらには本来ターゲットシステム２に含まれる
べきメモリをエミュレータ３内部のメモリに代替させる
ことがある。

これらに対処するために、内部データバス２５に結合さ
れるデータバス３０が追加され、これに呼応して追加ブ
ロック１１には当該データバス３゜をエミュレータ３と
インタフェース可能とするためのデータ入出力部５ａが
設けられる。これに呼応して内部アドレスバス２６上の
アドレス信号をエミュレータ３に供給可能とするため、
内部アドレスバス２６から分岐接続されるアドレス出力
部５ｂが追加ブロック１１に設けられる。尚、データ入
出力部５ａを介して入出力されるデータはＡＤＡＴＡと
して図示され、また、アドレス出力部５ｂをから出力さ
れるアドレス信号はＡＡＤＲ８として図示されている。

コアブロック１０におけるプログラム実行状態に応する
各種制御信号をエミュレータ３に与えるための制御信号
出力部５Ｃが追加ブロック１１に設けられる。特に、制
御信号出力部５Ｃはバスコントローラ１９からポート２
７ｄに至る信号線３１の一部に分岐接続されている。こ
の信号線３１から制御信号出力部５ｃに分岐供給される
信号は例えば上記リード信号ＲＤ及びライト信号ＷＴと
される。制御信号出力部５ｃは、特に制限されないが、
これに供給されるリード信号ＲＤ及びライト信号ＷＴの
アサートタイミングを、エミュレータ３によるメモリア
クセス制御タイミングがコアブロック１０内部のメモリ
アクセスタイミングに一致するように変化させて出力す
る。尚、制御信号出力部５ｃから出力されるリード信号
及びライト信号はＡＤＨ及びＡＷＴとして図示される。

追加ブロック１１にはエミュレータ３からの制御信号を
受ける制御信号入力部５ｄが設けられ、これに供給され
る信号は、特に制限されないが、信号線３２及び３３な
どを介してバスコントローラ１９やポート２７ａなどに
与えられるようになっている。制御信号入力部５ｄに与
えられる信号は、特に制限されないが、ＣＰＵ１６の動
作を停止させるウェイト信号ＡＷＡＩＴなどとされる。

追加ブロック１１にはコアブロック１０の端子情報例え
ばポート４ｂ、４ｃを介してターゲットシステム２とや
りとりされる所望の情報をモニタするための端子情報出
力部５ｅが設けられている。

この端子情報出力部５ｅから出力される信号としてはＡ
ＩＲＱ及びＡＲＤが代表的に図示されている。

追加ブロック１１は、上記各種追加論理を有効としてコ
アブロック１０を動作可能とするデバッグモードすなわ
ち本実施例に従えばエミュレーションモードと、コアブ
ロック１０に対する各種追加論理を無効として実チップ
としてのターゲットマイクロコンピュータと同一動作を
行う実チップモードとを指示するモード切り換え信号Ａ
ＭＯＤＥの入力部５ｆを備える。コアブロック１０の内
部においてモード切り換え信号ＡＭＯＤＥを受けるブロ
ックは、コアブロックの動作モードを恒久的に実チップ
モードに固定可能な固定手段３４である。

追加ブロック１１には、ＡＳＩＣ展開されることによっ
て提供される各種実チップに対応するコアブロック１ｏ
の機能もしくは構成をエミュレータ３によって識別可能
とするための識別情報出力部５ｇが設けられている。特
に制限されないが、、この識別情報出力部５ｇは３ビツ
トのデバイス識別コードＡ　Ｉ　Ｄ、〜ＡＩＤ、を出力
する。

尚、第１図において５８〜５ｇで示す各ブロックは第２
図におけるエミュレータ側インタフェース部５に対応さ
れる。

全体として以上のように構成される評価チップ１は、Ａ
ＳＩＣ展開されて相互に異なるコアブロック１０を持つ
ものの間で共通のパッケージに収容される。このとき、
上記識別情報出力部５ｇや端子情報出力部５ｅのような
追加ブロック１１のエミュレータ側インタフェース部５
に夫々接続される外部端子の機能及び配列構成は、相互
にＡＳＩＣ展開に際してコアブロック１０の異なる複数
種類の評価チップ１の間で一定にされている。

例えば端子情報出力部５ｅを例に採って説明すると、第
４図のコアブロック１ｏにおいてモニタすべき端子情報
が入力端子４０の情報とすると、追加ブロック１１のレ
イアウトにおいて当該入力端子４０に結合される信号線
を端子情報出力部５ｅに結合する。一方策５図に示され
るその他のコアブロック１０においてモニタすべき端子
情報が入力端子４１の情報とすると、追加ブロック１１
のレイアウトにおいて当該入力端子４１に結合される信
号線を端子情報出力部５ｅに結合する。これにより、端
子情報出力部５ｅに割り付けられた外部端子にはコアブ
ロック１０の構成の相違に拘り無く所望のモニタすべき
端子情報が得られる。

尚、この関係は端子情報出力部５ｅに限らず制御信号出
力部５ｃについても同じように適用され、単なる入力端
子の情報だけでなく、第４図においてノアゲート４２で
代表されるような内部ゲート、又は第５図においてノア
ゲート４３で代表されるような内部ゲートの出力を与え
ることもできる。

端子情報出力部５ｅにおける１つの出力端子に対応する
出力回路の構成は、第６図に示されるようにＮチャンネ
ル型ＭＯ８ＦＥＴＱＩ及びＰチャンネル型ＭＯ３ＦＥＹ
ＴＱ２から成る相補型ＭＯＳインバータを出力バッファ
として構成するすることができる。

上記識別情報出力部５ｇや端子情報出力部５ｅのような
追加ブロック１１のエミュレータ側インタフェース部５
に夫々接続される外部端子の配列手法によれば、ＡＳＩ
Ｃ展開に呼応してれぞれ種類の異なるコアブロック１０
を含む評価チップ１に対してエミュレータ３が所望の情
報をモニタする場合、夫々のコアブロック１０において
モニタしたい端子が相互に異なる位置にあっても、対応
する評価チップ１上では同一の端子配置になるため、エ
ミュレータ３における信号モニタ部のハードウェアは各
種評価チップ１に対して共通化される。

次に識別情報出力部５ｇについて詳細に説明する。

第７図は上記識別情報出力部５ｇの一例を示す回路図で
ある。この識別情報出力部５ｇは、Ｎチャンネル型ＭＯ
８ＦＥＴＱ３及びＰチャンネル型ＭＯ５ＦＥＹＴＱ４か
ら成る相補型ＭＯＳインバータを出カバソファとする３
組の回路を備え、夫々のゲート入力信号をインバータＩ
ＮＶの個数で制御することによって、必要な３ビツトの
デバイス識別コードＡ　Ｉ　Ｄ、〜Ａ　Ｉ　Ｄ、を形成
するようになっている。

斯る識別情報出力部５ｇを設けることにより、エミュレ
ータ３は評価チップ１が出力するデバイス識別コードＡ
ＩＤ。−ＡＩＤ２を読み込んで当該評価チップ１が保有
する実チップ機能を認識する。

この認識手法の一貫性により、評価チップの種類をエミ
ュレータ３が認識するためのハードウェア及びソフトウ
ェアは評価チップ１が保有する実チップ機能に拘らず共
通化される。これにより、エミュレータ３は識別情報に
対応するデバッグ用プログラムの追加分をデータテーブ
ルなどから引き出してエミュレーション動作を行うこと
ができるようになり、ＡＳＩＣ展開されるような異なる
実チップに対応する複数種類の評価チップに対して、エ
ミュレータ３のハードウェアを変更することなくデバッ
グ用プログラムを部分的に追加することによって、当該
エミュレータの汎用利用性を高めることができ、言い換
えるなら、品種展開もしくはＡＳＩＣ展開される複数種
類のマイクロコンピュータに対応する評価チップはエミ
ュレータの標準化に適するようになる。

このとき、上記識別情報出力部５ｇを含めエミュレータ
側インタフェース部５のための端子配列はコアブロック
１０の相違に拘りなく同一にされているから、ＡＳＩＣ
展開される複数種類のマイクロコンピュータに対応する
個々の評価チップに対して、システム開発ツールのハー
ドウェア及びソフトウェアの共通化は一層促進される。

特に、識別情報出力部５ｇは追加ブロック１１に設けら
れ、コアブロック１０のレイアウト構成とは無関係な配
置を採ることができることにより、実チップともなり得
るコアブロック１ｏのチップ面積を増大させず、コアブ
ロック１０の回路構成が相違されてもそれとは無関係に
いつも追加ブロツク１１上の一定の位置にそのための出
力端子を配置することが容易になる。

次に評価チップ及び実チップから出力される信号の電気
的不整合を防止する対策について説明する。

評価チップ１においてはエミュレーシ五ンの必要性から
本来的にターゲットシステム２に出力される信号がその
追加論理によってエミュレータ３にも同時に供給される
ようになっている。本実施例に従えば、内部アドレスバ
ス２６に分岐結合されたアドレス出力部５ｂから出力さ
れるアドレス信号ＡＡＤＲＳや、上記信号線３１に分岐
結合された制御信号出力部５ｃから出力されるリード信
号ＡＲＤ及びライト信号ＡＷＴなとである。実チップに
おいてはアドレス信号ＡＤＲ８やリード信号ＲＤ及びラ
イト信号ＷＴがポート２７ａや２７ｄを介して出力され
るだけである。評価チップ１においてはそれらの信号配
線が追加ブロック１１内に延長される。本実施例では、
そのような信号配線の延長によりそれら信号の発生源に
とって駆動すべき配線負荷容量が実質的に増大しないよ
うにするため、アドレス出力部５ｂに至る内部アドレス
バス２６の分岐点近傍、及び制御信号出力部５ｃに至る
信号線３１の分岐点近傍の夫々に、出力バッファのよう
な駆動回路５０．５１を介在させる。尚、駆動回路５０
．５１は、夫々の信号線の分岐点からエミュレータ側イ
ンタフェース部５ｂ、５ｃに至る信号線を駆動する能力
があれば足りる。

第８図はリード信号ＡＲＤに関する駆動回路５１の一例
を示す回路図である。第８図において５３はバスコント
ローラ１９内部においてリード信号ＲＤを発生するドラ
イバであり、上記駆動回路５１はバッファゲート５４及
びドライバ５５によって構成される。リード信号ＲＤの
発生源とされるドライバ５３はポート２７ｄに含まれる
ような複数のゲートと共にコアブロック内部の配線負荷
容量５６を駆動する。駆動回路５１に含まれるドライバ
５５は制御信号出力部５Ｃにおける複数のゲートを駆動
すると共に追加ブロック内部の配線負荷容量５７を駆動
する。

第８図から明らかなように、リード信号ＲＤの発生源と
されるドライバ５３はコアブロック１０の内部だけを駆
動すればよくなり、コアブロック１ｏ及び追加ブロック
１１によって構成される評価チップ１とコアブロック１
０だけで構成される実チップとの何れにおいてもドライ
バ５３の駆動負荷は実質的に同一とされる。第９図に示
されるように駆動回路５１を設けない場合には、ドライ
バ５３の駆動負荷は評価チップと実チップとにおいて著
しく相違して、ポート２７ｄから出力されるリード信号
ＲＤの電気的特性もしくは信号伝播特性が評価チップと
実チップとにおいて異なる虞がある。これらの点につい
てはライト信号ＷＴやアドレス信号ＡＤＲ５についても
同様にあてはまる。

したがって、追加論理によって増える信号配線負荷は専
用の駆動回路５０．５１で駆動されることにより、実チ
ップではターゲットシステムに出力され、評価チップで
はその追加論理によってエミュレータ側にも出力される
信号相互間の電気的特性もしくは信号の伝播特性が整合
され、エミュレーション結果に対する信頼性が向上する
。

次にエミュレータ側インタフェース部５の制御信号入力
部５ｄやデータ入出力部５ａにおける入力端子及び入出
力兼用端子に対するフローティング防止技術について説
明する。

第１０図に示されるようにＬＳＩなどの外部入力端子６
ｏ結合される信号線６１に対しては通常回路の電源端子
Ｖｄｄ、Ｖｓｓの間にサージ吸収用のダイオード６２．
６３を結合して静電破壊対策を施すと共に、当該信号線
６１の駆動論理との整合及び誤動作防止の観点から高抵
抗のプルアップ素子６４又は図示しないプルダウン素子
が結合される。本実施例においては、エミュレータ側イ
ンタフェ一部５特に外部入力端子に接続される制御信号
入力部５ｄ及び外部入出力端子に結合されるデータ入出
力部５ａに対して、外部入力端子のフローティング状態
を阻止するための回路素子を内蔵すると共に、さらにそ
の場合に静電破壊テストなどの容易化という観点から当
該回路素子によるリーク電流の発生を選択的に停止可能
な考慮が施されている。

例えば第１１＠はデータ入出力部５ａにおける１ビット
分に対応される。第１１図に代表的に示されたデータ入
出力端子６５にはトライステート型出カバソファ６６の
出力端子が結合される。トライステート型出力バッファ
６６は制御信号φがローレベルにされるとき高出力イン
ピーダンス状態に制御される。この状態において入出力
端子６５はデータ入力に利用される。＃復信号φがハイ
レベルにされるときは出力データＤｏｕｔに応じたレベ
ルの信号がデータ入出力端子６５に与えられる。出力バ
ッファ６６の出力端子と電源端子Ｖｄｄとの間にはＰチ
ャンネル型の比較的高抵抗で高静電耐圧のプルアップＭ
Ｏ８ＦＥＴＱ５が結合される。このプルアップＭＯ８Ｆ
ＥＴＱ５のゲート電極には上記入力部５ｆを介して内部
に取り込まれたモード切り換え信号ＡＭＯＤＥの反転レ
ベルが供給される。入出力端子６５に与えられる入力デ
ータは、一方の入力端子にモード切り換え信号ＡＭＯＤ
Ｅの反転レベルが供給される２人カッアゲート６７の他
方の入力端子を介して選択的に内部に取り込まれ得るよ
うになっている。

尚、モード切り換え信号ＡＭＯＤＥは、特に制限されな
いが、そのハイレベルによって、評価チップ１の各種追
加論理を有効としてコアブロック１０を動作可能とする
デバッグモード即ちエミュレーションモードを指示し、
また、そのローレベルによって、コアブロック１ｏに対
する各種追加論理を無効として実チップとしてのターゲ
ットマイクロコンピュータと同一動作を行う実チップモ
ードを指示する。

第１２図は制御信号入力部５ｄにおける１ビット分に対
応される。第１２図に代表的に示されたデータ入力端子
６８に与えられる入力データは、一方の入力端子にモー
ド切り換え信号ＡＭＯＤＥの反転レベルが供給される２
人カッアゲート６９の他方の入力端子を介して選択的に
内部に取り・込まれ得るようになっている。第１２図の
場合も第１１図と同様にモード切り換え信号ＡＭＯＤＨ
の反転レベルでスイッチ制御されるＰチャンネル型プル
アップＭＯ５ＦＥＴＱ５が内蔵されている。

第１１図及び第１２図に代表的な構成が示されたデータ
入出力部５ａ及び制御信号入力部５ｄにおいて、モード
切り換え信号ＡＭＯＤＥがハイレベルにされると、プル
アップＭＯ８ＦＥＴＱ５がオン状態に制御されると共に
、ノアゲート回路６７．６９は外部端子６６．６８から
与えられるデータを反転して伝達可能に制御される。モ
ード切り換え信号ＡＭＯＤＥがローレベルに反転される
と、プルアップＭＯ３ＦＥＴＱ５がターンオフされると
共に、外部端子６６．６８から与えられるデータはノア
ゲート回路６７．６９の作用によって無効にされる。

入力初段に設けられているノアゲート回路６７゜６９は
当該ビットに対する動作モード切り換え論理を追加ブロ
ック内で構成する素子の一例とされ、モード切り換え信
号ＡＭＯＤＥのローレベルに呼応して入力を無効にする
と共に、貫通電流が流れるのを遮断するように内部のフ
ローティング状態を阻止する。このような追加ブロック
内における動作モード切り換え論理はデータ入出力部５
ａ及び制御信号入力部５ｄにおける各ビットに対して設
けられ、必要に応じてエミュレータ側インタフェース部
５のその他の回路ブロックにも設けることができる。

このようにエミュレータ３とインタフェースされる入力
端子に対応して評価チップ自体にプルアップＭＯＳＦＥ
ＴＱ５を内蔵することにより、評価チップ１における入
力端子のフローティング防止用外付は回路素子がエミュ
レータ３側では必要なくなり、システム開発ツールの部
品点数低減、低減部品分に関し組み立て結合不良確率が
低下されることによる信頼性向上を達成することができ
る。

更に実チップモードが選択されるとプルアップＭＯ８Ｆ
ＥＴＱ５はオフ状態に制御されて、それら素子に結合さ
れる入力端子などにはリーク電流の発生が防止され、こ
れにより静電破壊テストなどの試験に際して当該回路素
子のリーク電流が影響を与えることをも防止することが
でき、入力端子の静電破壊による入力リーク電流の増大
をチエツクし易くなり、そのようなテストの簡素化さら
には信頼性向上を達成する。

次に動作モード切り換え論理を評価チップのコアブロッ
クもしくは実チップに内蔵する場合について説明する。

ここで先ず本実施例のように実チップを流用し、これに
エミュレーションのための追加論理を付加して評価チッ
プを得る手法においては、当該追加論理のための信号配
線例えば第１図のコアブロック１０に含まれる信号線３
０や３２を予め実チップもしくはコアブロックに含める
ようにしておくことが評価チップの形成を容易化する上
で好ましいが、その場合に予めエミュレーションのため
の追加論理が含まれている回路構成を実ツブとしてのみ
利用するにはその追加論理のための信号配線特に入力配
線に対して恒久的なフローティング防止対策が必要にな
り、これを個々の信号配線に個別的に施すとなると、逆
にその場合の手間が無視できなくなるばかりか複数個所
に亘る論理の修正変更不良によって信頼性も低下する虞
がある。そこで本実施例では、コアブロックもしくは実
チップ用の回路構成に予め含めたエミユレーション用追
加論理のための入力信号配線を不使用にするときにそれ
らをフローティング状態にしないという意味において、
且つその処理を一括で行えるようにするために、コアブ
ロックもしくは実チップ用の回路構成に、既述したエミ
ュレータ側インタフェース部５における動作モード切り
換え論理に呼応する新たな動作モード切り換え論理を含
めるようにする。コアブロックもしくは実チップ用の回
路構成に動作モード切り換え論理を含める場合、これに
対応する追加ブロック側のエミュレータ側インタフェー
ス部５の動作モード切り換え論理は省略することもでき
るが、併存も可能である。特に併存させる場合には、両
者の切り換え論理に相互矛盾があってはならない。

第１３図は評価チップ１のコアブロック１０に含まれる
動作モード切り換え論理の一例を示す回路図である。同
図に示される構成は、エミュレーションのための追加論
理の一つである第１図の信号線３２に係るコアプロツク
１２内部の動作モード切り換え論理７０を一例としで、
当該信号線３２に係る追加ブロック１１内の制御信号入
力部５ｄにも動作モード切り換え論理７１を併存させて
いる例である。

第１３図の動作モード切り換え論理７１は動作モード切
り換え信号Ａ、ＭＯＤＥが実チップモードに呼応するロ
ーレベルにされるとき、入力制御信号のレベルとは無関
係に、制御信号入力部５ｄの出力信号線３２ａ、３２ｂ
をディスイネーブルレベルとしてのハイレベルに固定し
、且つ信号線３２ｃをディスイネーブルレベルとしての
ローレベルに固定して入力制御信号を無効とする。動作
モード切り換え信号ＡＭＯＤＥがエミュレーションモー
ドに呼応するハイレベルにされるときには、制御信号入
力部５ｄの出力信号線３２ａ、３２ｂ３２ｃは入力制御
信号レベルに応じたレベルに制御されて、当該入力制御
信号が有効に取り込まれる。

コアブロック１ｏに含まれる動作モード切り換え論理７
０は上記切り換え論理７１に整合する論理を備え、例え
ば、ドレイン電極が信号線３２ａに結合されていて動作
モード切り換え信号ＡＭＯＤＥの正転信号によってスイ
ッチ制御されるＰチャンネル型チャージＭＯ８ＦＥＴＱ
・６、動作モード切り換え信号ＡＭＯＤＥの正転信号と
出力信号線３２ｂの信号とを２人力とするナントゲート
７２、及びドレイン電極が信号線３２ｃに結合されてい
て動作モード切り換え信号ＡＭＯＤＥの反転信号によっ
てスイッチ制御されるＮチャンネル型ディスチャージＭ
Ｏ８ＦＥＴＱ７によって構成される。この動作モード切
り換え論理７ｏによれば、動作モード切り換え信号ＡＭ
ＯＤＥがローレベルにされると、これに呼応して動作モ
ード切り換え論理７０の出力信号は夫々内部論理に規定
されるディスイネーブルレベルに固定される。動作モー
ド切り換え信号ＡＭＯＤＥがハイレベルに制御される場
合には評価チップに供給される制御信号をコアブロック
１ｏの内部に有効に取り込み可能とする。

第１３図において３４は、第１３図の動作モード切り換
え論理７０に代表されるようなコアブロック１０に含ま
れる各種動作モード切り換え論理を一括して実チップモ
ードに固定するための固定手段である。この固定手段３
４は、特に制限されないが、回路の接地端子Ｖｓｓに接
続されたプルダウン抵抗体によって構成され、アルミマ
スタスライスなどの手段で動作モード切り換え信号線７
４に導通また非導通にレイアウト修正可能になっている
。第１３図に示されるようにコアブロック１ｏの回路構
成が評価チップとして利用される場合には、信号ＡＭＯ
ＤＥによって動作モードを切り換え可能とする必要上、
固定手段３４を構成する抵抗体は動作モード切り換え信
号線７４と非導通にレイアウト設定されている。

一方コアブロック１０の回路構成を実チップとして利用
する場合には、第１４図に示されるように追加ブロック
１１に含まれる論理は全て削除されることになる。この
場合に、実チップでは不要な入力をフローティングにな
らないように無効とするには、固定手段３４を構成する
抵抗体を動作モード切り換え信号線７４と導通になるよ
うにその部分のレイアウトを修正すればよい。

このようにコアブロックもしくは実チップの回路に、エ
ミュレーションに必要な信号配線のような追加論理を含
めておく場合、実チップモードとデパックモードとを切
り換える切り換え論理７０及びこの切り換え論理７０を
一括して実チップモードに固定可能な固定手段３４を予
め内蔵すると、当該実チップの回路を用いて評価チップ
を形成する場合、動作モード切り換え信号ＡＭＯＤＥに
よってデバッグモードに設定できるように固定手段３４
のレイアウト修正を行うだけでデバッグモード及び実チ
ップモードの双方を切り換え設定可能な評価チップを簡
単に得ることができ、評価チップの開発工数低減を達成
することができる。

更に、上記実チップの回路を実チップとして利用する場
合に、不要とされるエミュレーションのための追加論理
特にエミユレーション用制御信号の入力配線は、固定手
段３４のレイアウト修正だけで一括して無効にし得るか
ら、斯る実チップの回路を実チップとしてのみ利用する
際の当該実チップの回路に対する修正個所をも極めて低
減することができる。

尚、評価チップに実チップモードを選択設定可能にする
のは、評価チップを実チップとして利用可能とする便利
性のほかに評価チップのテストを簡易化する助けにもな
る。即ち、評価チップは対応する実チップの機能にエミ
ュレーションのための論理が追加されて成るから、両者
間で重複するテスト動作に対しては、実チップのための
テストパターンを、評価チップに実チップモードを設定
して流用可能にする。これにより、評価チップのための
テストパターンを作る手間が省かれる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。

例えば、評価チップに含まれる追加ブロック１１のエミ
ュレータ側インタフェース部５の構成、コアブロック１
０の機能モジュール構成、駆動回路５０．５１の具体的
回路構成、動作モード切り換え論理の具体的回路構成な
どは適宜変更することができる。

また、上記実施例には本明細書で開示される複数の発明
が１つの評価チップに適用されているが、個々の発明は
夫々独立に適用できることは言うまでもない。　　・ また、マイクロコンピュータとは自用機実施例のような
所謂シングルチップマイクロコンピュータに限定されず
、マイクロプロセッサなどの各種データ処理装置を意味
するものとする。

以上の説明では主として本発明者によってなされた発明
をその背景と成った利用分野であるＡＳＩＣ展開される
マイクロコンピュータのための実チップやエミユレーシ
ョン用評価チップに適用した場合について説明したが、
本発明はそれに限定されず、各種システム評価ツールの
利用に供し得るマイクロコンピュータやそのだのデータ
処理装置に広く適用することができるものである。

〔発明の効果〕

本願において開示される発明の内代表的なものによって
得られる効果を簡単に説明すれば下記の通りである。

即ち、評価チップにおける識別情報出力機能。

ターゲットシステムの評価や開発に利用される開発支援
装置とのインタフェース部における端子構成の共通化、
当該インタフェース部に含まれるモニタ信号出力手段な
どの採用により、制御機能の異なる複数の評価チップに
対し、開発支援装置のハードウェア及びソフトウェアの
共通化が可能になり、ＡＳＩＣ展開もしくは品種展開で
新たな実チップが開発提供される場合には、共通のソフ
トウェアに対して部分的に新たなソフトウェアデバッグ
用の情報を追加してやるだけで済み、その追加された情
報は評価チップから与えられる識別情報に基づいて開発
支援装置が認識することができる。これらによって、Ａ
ＳＩＣ展開されるような異なる実チップに対応する複数
種類の評価チップに対して、開発支援装置のハードウェ
アを変更することなくデバッグ用プログラムを部分的に
追加することによって、当該システム開発ツールの汎用
利用性を高め、システムのソフトウェアデバッグ環境を
速やかに整えることができるという効果がある。

また、評価チップにおけるソフトウェアデバッグのため
の追加論理によって増える信号配線負荷は専用の駆動回
路で駆動されることにより、実チップではターゲットシ
ステムに出力され、評価チップではその追加論理によっ
て開発支援装置側にも出力されるような信号相互間の電
気的特性もしくは信号の伝播特性が整合され、ソフトウ
ェアデバッグ結果に対する信頼性向上を達成することが
できるという効果がある。

また、評価チップ自体がプルアップ又はプルダウン素子
を内蔵することにより、評価チップにおける入力端子の
フローティング防止用外付は回路素子が開発支援装置側
では必要なくなり、開発支援装置の部品点数低減、低減
部品分に関し組み立て結合不良確率が低下されることに
よる信頼性向上を達成することができるという効果があ
る。更に実チップモードが選択されるとプルアップ又は
プルダウン素子はオフ状態に制御されて、それら素子に
結合される入力端子などにはリーク電流の発生が防止さ
れ、これにより静電破壊テストなどの試験に際して当該
回路素子のリーク電流が影響を与えることをも防止する
ことができ、そのような試験の容易化及び当該試験の信
頼性向上を達成するという効果がある。

そして、コアブロックもしくは実チップの回路に、ソフ
トウェアデバッグに必要な信号配線のような追加論理を
含め、デパックモードでのみ必要な信号入力を当該動作
モードでのみ有効とする動作モード切り換え論理、及び
この切り換え論理を一括して実チップモードに固定可能
な固定手段を内蔵することにより、デバッグモード及び
実チップモードの双方を切り換え設定可能な評価チップ
を簡単に得ることができ、評価チップの開発工数低減を
達成することができて、ソフトウェアデバッグ環境の整
備に要する時間を短縮できるという効果がある。更に、
上記実チップの回路を実チップとして利用する場合に、
不要とされるソフトウェアデバッグのための追加論理特
に入力配線は、固定手段のレイアウト修正だけで一括し
て無効にし得るから、斯る実チップの回路を実チップと
してのみ利用する際の当該実チップの回路に対する修正
個所をも極めて低減することができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例であるマイクロコンピュータ
即ち評価チップを全体的に示すブロック図、 第２図は評価チップとターゲットシステム及びエミュレ
ータとのインタフェース状態を示す説明図、 第３図は実チップを流用して評価チップを形成する手法
を示す概念図、 第４図は評価チップの外部端子配列を説明するための概
念図、 第５図は第４図とは異なるコアブロックを含む評価チッ
プにおける外部端子配列を説明するための概念図、 第６図は評価チップの追加ブロックにおける端子情報出
力部の一例を示す回路図、 第７図は評価チップの追加ブロックにおける識別情報出
力部の一例を示す回路図、 第８図は評価チップのコアブロックにおける駆動回路を
示す概念図、 第９図は第８図に対応して駆動回路がない場合を示す概
念図、 第１０図はＬＳＩの入力端子に対する一般的な処置を示
す説明図、 第１１図は評価チップの追加ブロックにおいてプルアッ
プＭＯ８ＦＥＴを含むデータ出力部の回路図、 第１２図は評価チップの追加ブロックにおいてプルアッ
プＭＯ８ＦＥＴを含む制御信号入力部の回路図、 第１３図は評価チップにおいて動作モード切り換え論理
及び固定手段を含む制御信号入力部周りのコアブロック
を示す回路図、 第１４図は第１３図に対応してコアブロックの回路構成
を実チップとして利用する場合を示す回路図である。 １・・・評価チップ、２・・・ターゲットシステム、３
・・・エミュレータ、４・・・ターゲット側インタフェ
ース部、４ａ〜４ｄ・・・ボート、５・・・エミュレー
タ側インタフェース部、５ａ・・・データ入出力部、５
ｂ・・・アドレス出力部、５ｃ・・・制御信号出力部、
５ｄ・・・制御信号入力部、５ｅ・・・端子情報出力部
、５ｆ動作モード切り換え信号入力部、５ｇ・・・識別
情報出力部、Ａ　Ｉ　Ｄ０〜ＡＩＤ２・・・デバイス識
別コード、ＡＭＯＤＥ・・・動作モード切り換え信号、
１ｏ・・・コアブロック、１１・・・追加ブロック、１
６・・・ＣＰＵ、３４・・・固定手段、５０．５１・・
・駆動回路、Ｑ５・・・プルアップＭＯ３ＦＥＴ、７ｏ
・・・動作モード切り換え論理。 第４図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、ターゲットシステムにおける実チップとしてのマイ
   クロコンピュータの論理が所望に追加変更されて成りシ
   ステム開発支援装置と信号をやりとりしながら実チップ
   としてのマイクロコンピュータを代行制御可能なソフト
   ウェアデバッグ用のマイクロコンピュータであって、中
   央処理装置の構造もしくは制御機能を共通にして周辺機
   能が所望に選択されて成る実チップに対応する代行制御
   機能をシステム開発支援装置によって識別可能とするた
   めの専用の識別情報を出力する識別情報出力手段を備え
   て成るものであることを特徴とするマイクロコンピュー
   タ。 ２、代行制御されるべき実チップとしてのマイクロコン
   ピュータチップとなり得るコアブロックと、このコアブ
   ロックをターゲットシステム及びシステム開発支援装置
   の双方とインタフェース可能にするための追加ブロック
   とから成り、この追加ブロックは上記識別情報出力手段
   を備え、追加ブロックのシステム開発支援装置側インタ
   フェース部はその端子の機能及び配列構成が相互にコア
   ブロックの異なる複数のものの間で一定にされて成るも
   のであることを特徴とする特許請求の範囲第１項記載の
   マイクロコンピュータ。 ３、ターゲットシステムから供給される信号をシステム
   開発支援装置に与えるためのモニタ信号出力手段を備え
   、当該モニタ信号出力手段の外部端子を、代行制御対象
   が相違される複数のものの間で相互に同一となるように
   配列構成して成るものであることを特徴とする特許請求
   の範囲第１項又は第２項記載のマイクロコンピュータ。 ４、ターゲットシステムにおける実チップとしてのマイ
   クロコンピュータの論理が所望に追加変更されて成りシ
   ステム開発支援装置と信号をやりとりしながら実チップ
   としてのマイクロコンピュータを代行制御可能なソフト
   ウェアデバッグ用のマイクロコンピュータであって、代
   行制御されるべき実チップとしてのマイクロコンピュー
   タチップとなり得るコアブロックと、このコアブロック
   をターゲットシステム及びシステム開発支援装置の双方
   とインタフェース可能にするための追加ブロックとから
   成り、システム開発支援装置側インタフェース部及びタ
   ーゲットシステム側インタフェース部の双方から共通に
   出力される信号に関し、コアブロックから出力されてシ
   ステム開発支援装置側インタフェース部に至る当該信号
   配線を駆動する駆動回路を設けて成るものであることを
   特徴とするマイクロコンピュータ。 ５、ターゲットシステムにおける実チップとしてのマイ
   クロコンピュータの論理を所望に追加変更して成りシス
   テム開発支援装置と信号をやりとりしながら実チップと
   してのマイクロコンピュータを代行制御可能なソフトウ
   ェアデバッグ用のマイクロコンピュータであって、代行
   制御対象とされる実チップとしてのマイクロコンピュー
   タと同一動作を行う実チップモードと、実チップとして
   のマイクロコンピュータに対して所望に追加変更された
   論理に従うデバッグモードとをモード切り換え信号によ
   って選択設定可能な動作モード切り換え論理を備え、こ
   の動作モード切り換え論理によってデバッグモードが選
   択されることに呼応して動作可能とされるプルアップ又
   はプルダウン素子をシステム開発支援装置側インタフェ
   ース部の入力端子及び入出力兼用端子に対応させて内蔵
   して成るものであることを特徴とするマイクロコンピュ
   ータ。 ６、代行制御されるべき実チップとしてのマイクロコン
   ピュータチップとなり得るコアブロックと、このコアブ
   ロックをターゲットシステム及びシステム開発支援装置
   の双方とインタフェース可能にするための追加ブロック
   とから成り、特許請求の範囲第５項記載の動作モード切
   り換え論理をコアブロックに含んで成るものであること
   を特徴とするマイクロコンピュータ。 ７、特許請求の範囲第６項記載の動作モード切り換え論
   理を含むコアブロックの回路によって構成される実チッ
   プとしてのマイクロコンピュータであって、この動作モ
   ード切り換え論理を一括して実チップモードに固定する
   ための固定手段を内蔵して成るものであることを特徴と
   するマイクロコンピュータ。