JP2013145164A

JP2013145164A - 半導体装置

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Publication number: JP2013145164A
Application number: JP2012005387A
Authority: JP
Inventors: Koichi Kasuya; 宏一粕谷
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-01-13
Filing date: 2012-01-13
Publication date: 2013-07-25

Abstract

【課題】任意の入出力パッド間での短絡を検出することが可能な半導体装置を提供する。
【解決手段】回路部と電気的に接続された複数の入出力端子と、入出力端子の高電位側に接続された第１スイッチ、及び、低電位側に接続された第２スイッチと、第１スイッチ及び第２スイッチをＯＮ／ＯＦＦ制御するスイッチ制御部と、回路部と入出力端子との接続を制御する接続制御部と、入出力端子の電流量を計測する電流計測部と電気的に接続される計測端子と、を有し、第１スイッチ制御部は、回路部と入出力端子との接続が切られた状態にて、複数の入出力端子の内、１つの入出力端子に対応する第１スイッチをＯＮ状態、第２スイッチをＯＦＦ状態、他の全ての入出力端子に対応する第１スイッチをＯＦＦ状態、第２スイッチをＯＮ状態に制御することを、順次、全ての入出力端子に対応する第１スイッチ及び第２スイッチに対して行う。
【選択図】図１

Description

本発明は、回路部と、該回路部と電気的に接続された複数の入出力端子と、を有する半導体装置に関するものである。

従来、例えば特許文献１に示されるように、一つおきの入出力パッドが、スイッチ回路を介して共通の試験用配線に接続された半導体装置が提案されている。電流リーク試験時、入出力パッドそれぞれに対応して設けられた各スイッチ回路をＯＮ状態にして、共通の試験用配線に接続された、一つおきの入出力パッド間に異なる電圧を印加する。これによれば、隣接した入出力パッドが、導電性の異物や製造ミスなどのために短絡状態にあると、入出力パッド間にリーク電流が流れる。このリーク電流を検出することで、隣接した入出力パッド間での短絡の有無が検出される。

特開２００４−４７８６４号公報

ところで、上記したように、特許文献１に示される半導体装置では、隣接した入出力パッド間での短絡の有無が検出される。しかしながら、短絡は、隣接した入出力パッド間だけではなく、例えば、二つおきに配置された入出力パッド間においても発生する虞がある。このように、特許文献１に示される半導体装置では、任意の２つの入出力パッド間での短絡を検出することができなかった。

そこで、本発明は上記問題点に鑑み、任意の入出力パッド間での短絡を検出することが可能な半導体装置を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、回路部と、
該回路部と電気的に接続された複数の入出力端子と、
該入出力端子それぞれに対応して、入出力端子の高電位側に接続された第１スイッチ、及び、入出力端子の低電位側に接続された第２スイッチと、
第１スイッチ、及び、第２スイッチそれぞれをＯＮ／ＯＦＦ制御する第１スイッチ制御部と、
回路部と入出力端子との接続を制御する接続制御部と、
入出力端子の高電位側若しくは低電位側に設けられた、電流量を計測する電流計測部と電気的に接続される計測端子と、を有し、
第１スイッチ制御部は、接続制御部によって回路部と入出力端子との接続が切られた状態にて、複数の入出力端子の内、１つの入出力端子に対応する第１スイッチをＯＮ状態、第２スイッチをＯＦＦ状態、他の全ての入出力端子に対応する第１スイッチをＯＦＦ状態、第２スイッチをＯＮ状態に制御することを、順次、全ての入出力端子に対応する第１スイッチ及び第２スイッチに対して行うことを特徴とする。

このように本発明によれば、複数の入出力端子の内、任意の入出力端子に対応する第１スイッチがＯＮ状態、第２スイッチがＯＦＦ状態、他の全ての入出力端子に対応する第１スイッチがＯＦＦ状態、第２スイッチがＯＮ状態に制御される。これによれば、任意の入出力端子と他のいずれかの入出力端子とが電気的に接続されていない（短絡していない）場合、計測端子（電流計測部）には電流が流れない。しかしながら、任意の入出力端子と他のいずれかの入出力端子とが電気的に接続されている（短絡している）場合、任意の入出力端子の両端部に電位差が生じ、入出力端子に電流が流れる。この結果、計測端子に電流が流れる。

以上、示したように、任意の入力パッド間での短絡を、計測端子に電流が流れたか否か、すなわち、電流計測部に電流が流れたか否かによって検出することができる。

請求項２に記載のように、複数の半導体チップを有し、
複数の半導体チップそれぞれは、１つの回路部と、該回路部に接続された複数の入出力端子と、該入出力端子それぞれに対応した第１スイッチ及び第２スイッチと、該第１スイッチ、及び、第２スイッチそれぞれをＯＮ／ＯＦＦ制御する第１スイッチ制御部と、を有し、
半導体チップそれぞれの入出力端子は、互いに電気的に接続された構成が好適である。

これによれば、複数の半導体チップの入出力端子間の短絡も検出することができる。

請求項３に記載のように、１つの接続制御部が、複数の半導体チップそれぞれの回路部を制御する構成が好ましい。

これによれば、複数の半導体チップそれぞれが回路制御部を有する構成と比べて、半導体装置の体格の増大、及び、コストの増大が抑制される。

請求項４に記載のように、接続制御部としては、複数の半導体チップそれぞれの回路部と入出力端子との間に設けられた第３スイッチと、第３スイッチをＯＮ／ＯＦＦ制御する第２スイッチ制御部と、を有し、１つの第２スイッチ制御部が、複数の半導体チップそれぞれの第３スイッチをＯＮ／ＯＦＦ制御する構成、及び、請求項５に記載のように、接続制御部としては、回路部と入出力端子との間に設けられた第３スイッチと、第３スイッチをＯＮ／ＯＦＦ制御する第２スイッチ制御部と、を有する構成を採用することができる。これらの構成の場合、請求項６に記載のように、第１スイッチ制御部と第２スイッチ制御部から成るスイッチ制御部を有する構成が良い。これによれば、半導体装置の構成が簡素化される。

請求項７に記載のように、複数の入出力端子それぞれは、第１スイッチを介して定電圧源に接続され、複数の第１スイッチにおける定電圧源側の端子それぞれは、第１共通配線を介して互いに電気的に接続された構成が良い。これによれば、請求項８に記載のように、計測端子は、第１共通配線に設けられた構成を採用することができる。したがって、複数の第１スイッチそれぞれに対応して計測端子が設けられる構成と比べて、半導体装置の体格の増大、及び、コストの増大が抑制される。

請求項９に記載のように、複数の入出力端子それぞれは、第２スイッチを介してグランドに接続され、複数の第２スイッチにおけるグランド側の端子それぞれは、第２共通配線を介して互いに電気的に接続された構成が良い。

これによれば、請求項１０に記載のように、計測端子は、第２共通配線に設けられた構成を採用することができる。したがって、複数の第１スイッチそれぞれに対応して計測端子が設けられる構成と比べて、半導体装置の体格の増大、及び、コストの増大が抑制される。

第１実施形態に係る半導体装置の概略構成を示す回路図である。第１実施形態に係る半導体装置の変形例を示す回路図である。第１実施形態に係る半導体装置の変形例を示す回路図である。第１実施形態に係る半導体装置の変形例を示す回路図である。第２実施形態に係る半導体装置の概略構成を示す回路図である。第２実施形態に係る半導体装置の変形例を示す回路図である。第２実施形態に係る半導体装置の変形例を示す回路図である。第２実施形態に係る半導体装置の変形例を示す回路図である。第２実施形態に係る半導体装置の変形例を示す回路図である。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１に基づいて、本実施形態に係る半導体装置を説明する。概略的に示すと、半導体装置１００は、要部として、回路部１０、入出力端子２０、第１スイッチ２１、第２スイッチ２２、第１スイッチ制御部３０、及び、接続制御部４０を有する。本実施形態に係る半導体装置１００は、半導体チップ５０、及び、該半導体チップ５０を搭載する母基板６０を有する。半導体チップ５０は、上記した構成要素１０〜４０と、通信モジュール８０とを有し、母基板６０は、半導体チップ５０を搭載する搭載面６０ａに形成された配線６１と基板パッド６２とを有する。半導体チップ５０と母基板６０とは、ワイヤ６３を介して電気的に接続され、半導体装置１００と外部素子とは、基板パッド６２を介して直接接続される。

入出力端子２０及び入出力端子２０に接続された配線６１の短絡を検査する場合、基板パッド６２に、外部素子としてのテスター２００が接続される。テスター２００から検査信号が入力されると、その検査信号に従って、第１スイッチ制御部３０と接続制御部４０とが駆動し、テスター２００と接続される高電位パッド６９を流れる電流量の計測が、テスター２００にて行われる。テスター２００は、電流量に基づいて、短絡の有無を検査する。以上が、半導体装置１００の概略構成である。以下、半導体装置１００を詳説する。

回路部１０は、ＣＭＯＳなどの能動素子や抵抗などの受動素子が集積されて成るものである。回路部１０は、入力バッファ１１と出力バッファ１２とを有し、入力バッファ１１の入力端子が、後述する第３スイッチ４１ａを介して入出力端子２０に接続され、出力バッファ１２の出力端子が、後述する第３スイッチ４１ｂを介して入出力端子２０に接続されている。これにより、第３スイッチ４１ａと入力バッファ１１とを介して、回路部１０に電気信号が入力され、出力バッファ１２と第３スイッチ４１ｂとを介して、回路部１０から電気信号が出力される。図１に破線で略して表記するように、１つの半導体チップ５０には、複数の回路部１０が形成されている。なお、入力バッファ１１の入力端子と第３スイッチ４１ａとの間の配線は、抵抗１３を介して、グランドに接続されている。

入出力端子２０は、各回路部１０のバッファ１１，１２に対応して１つ設けられている。この入出力端子２０にワイヤ６３の一端が接続され、ワイヤ６３の他端が配線６１の端部に接続されている。これにより、入出力端子２０が、配線６１を介して基板パッド６２と電気的に接続され、入出力端子２０に電流が流れた場合、基板パッド６２にも電流が流れる。

スイッチ２１，２２は、入出力端子２０を、端子２５，２６に接続するものである。図１に示すように、各入出力端子２０には、回路部１０の配線とは別に、２つに分岐した配線が接続されており、一方の配線に第１スイッチ２１、他方の配線に第２スイッチ２２が設けられている。本実施形態では、各入出力端子２０に対応する第１スイッチ２１それぞれの一端が、第１共通配線２３に接続され、各入出力端子２０に対応する第２スイッチ２２それぞれの一端が、第２共通配線２４に接続されている。そして、第１共通配線２３は、高電位が印加される高電位端子２５に接続され、第２共通配線２４は、低電位が印加される低電位端子２６に接続されている。以上の接続構成により、各入出力端子２０に対応する第１スイッチ２１がＯＮ状態になった場合、各入出力端子２０は、第１共通配線２３を介して高電位端子２５に接続され、各入出力端子２０に対応する第２スイッチ２２がＯＮ状態になった場合、各入出力端子２０は、第２共通配線２４を介して低電位端子２６に接続される。なお、本実施形態では、後述する通信モジュール８０と配線を介して電気的に接続される通信端子２７が、半導体チップ５０に形成されている。本実施形態では、高電位端子２５が、特許請求の範囲に記載の計測端子に相当する。

第１スイッチ制御部３０は、検査信号に基づいて、スイッチ２１，２２を開閉制御するものである。ｎ（自然数）個の回路部１０が半導体チップ５０に形成され、ｎ個の入出力端子２０が半導体チップ５０に形成されている場合、第１スイッチ制御部３０は、検査信号が入力されると、ｎ個の入出力端子２０の内、任意の１つの入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、他の全ての入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態とする、検査制御を行う。第１スイッチ制御部３０は、上記した検査制御を、順次、全ての入出力端子２０に対応するスイッチ２１，２２に対して行う。この場合、ｎ回の検査制御が行われる。なお、入出力端子２０の短絡を検査しない場合、スイッチ２１，２２は共にＯＦＦ状態に制御される。

接続制御部４０は、回路部１０と入出力端子２０との間に設けられた第３スイッチ４１と、第３スイッチ４１をＯＮ／ＯＦＦ制御する第２スイッチ制御部４２と、を有する。図１に示すように、各入出力端子２０と電気的に接続された回路部１０の配線は、２つに分岐しており、一方の配線に第３スイッチ４１ａ、他方の配線に第３スイッチ４１ｂが設けられている。以上の接続構成により、第３スイッチ４１ａ，４１ｂがＯＮ状態になった場合、各入出力端子２０は回路部１０に接続され、第３スイッチ４１ａ，４１ｂがＯＦＦ状態になった場合、各入出力端子２０は、回路部１０との電気的な接続が切断される。

第２スイッチ制御部４２は、検査信号に基づいて、第３スイッチ４１ａ，４１ｂをＯＮ／ＯＦＦ制御するものである。第２スイッチ制御部４２は、検査信号が入力されると、第３スイッチ４１ａ，４１ｂを共にＯＦＦ状態に制御して、入出力端子２０と回路部１０との電気的な接続を切断する。この制御は、検査信号が入力されている間、維持される。なお、入出力端子２０の短絡を検査しない場合、第３スイッチ４１ａ，４１ｂは共にＯＮ状態に制御される。

母基板６０は、半導体チップ５０を搭載し、外部素子と電気的に直接接続されるものである。搭載面６０ａに形成された配線６１は、各入出力端子２０と電気的に独立して接続される信号配線６４、高電位端子２５と接続される高電位配線６５、低電位端子２６と接続される低電位配線６６、及び、通信端子２７と接続される通信配線６７を有する。通信配線６４には、電位を安定させるための抵抗６４ａが設けられている。基板パッド６２は、信号配線６４と接続される信号パッド６８、高電位配線６５と接続される高電位パッド６９、低電位配線６６と接続される低電位パッド７０、及び、通信配線６７と接続される通信パッド７１を有する。

図１に示すように、配線６４〜６７それぞれは、ワイヤ６３を介して、対応する端子２０，２５〜２７と電気的に接続されている。詳しく言えば、入出力端子２０と信号パッド６８とが、ワイヤ６３及び信号配線６４を介して電気的に接続され、高電位端子２５と高電位パッド６９とが、ワイヤ６３及び高電位配線６５を介して電気的に接続されている。また、低電位端子２６と低電位パッド７０とが、ワイヤ６３及び低電位配線６６を介して電気的に接続され、通信端子２７と通信パッド７１とが、ワイヤ６３及び通信配線６７を介して電気的に接続されている。

本実施形態では、高電位パッド６９がテスター２００の第１定電圧源２０１に接続され、低電位パッド７０がグランドに接続されている。したがって、第１スイッチ２１がＯＮ状態、第２スイッチ２２がＯＦＦ状態の場合、入出力端子２０は第１定電圧源２０１と同電位となる。また、第１スイッチ２１がＯＦＦ状態、第２スイッチ２２がＯＮ状態の場合、入出力端子２０はグランド電位となる。

通信モジュール８０は、テスター２００から検査信号を受け取り、受け取った検査信号をスイッチ制御部３０，４２それぞれに通信するものである。

テスター２００は、第１定電圧源２０１、電流計２０２、検査信号を出力するファンクションテストモジュール２０３を有する。図１に示すように、高電位パッド６９とグランドとの間に、電流計２０２と第１定電圧源２０１とが設けられている。テスター２００が、特許請求の範囲に記載の電流計測部に相当する。

次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、入出力端子２０の短絡を検査する場合、第２スイッチ制御部４２は、第３スイッチ４１ａ，４１ｂをＯＦＦ状態に制御し、入出力端子２０と回路部１０との電気的な接続を切断する。したがって、この場合、回路部１０の動作に関わらず、スイッチ２１，２２のＯＮ／ＯＦＦ状態、及び、複数の入出力端子２０間の短絡の有無のみによって、入出力端子２０に電流が流れるか否かが決定される。

また、第１スイッチ制御部３０は、ｎ個の入出力端子２０の内、１つの入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、他の全ての入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態にする検査制御を、順次、全ての入出力端子２０に対応するスイッチ２１，２２に対して行う。

例えば、ｎ＝３の場合、第１スイッチ制御部３０は、第１番目の入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、第２番目と第３番目の入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態に制御する。この第１検査制御の後、第２番目の入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、第３番目と第１番目の入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態に制御する。この第２検査制御の後、第３番目の入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、第１番目と第２番目の入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態に制御する、第３検査制御を行う。

以下、説明を簡便とするために、ｋをｎ以下の自然数とし、第ｋ番目の入出力端子２０を第ｋ入出力端子２０と示し、第ｋ番目の入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、他の入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態に制御するにする場合を第ｋ検査制御と示す。

第ｋ検査制御が行われている間、第ｋ入出力端子２０は、第１スイッチ２１、第１共通配線２３、高電位端子２５、ワイヤ６３、高電位配線６５、及び、高電位パッド６９を介して、第１定電圧源２０１と電気的に接続される。また、他の入出力端子２０それぞれは、第２スイッチ２２、第２共通配線２４、低電位端子２６、ワイヤ６３、低電位配線６６、及び、低電位パッド７０を介して、グランドと電気的に接続される。したがって、第１〜第ｎ入出力端子２０間、及び、これら入出力端子２０に対応する信号配線６４間にて短絡が生じていない場合、第ｋ入出力端子２０は第１定電圧源２０１と同電位、他の入出力端子２０はグランド電位となるだけで、各入出力端子２０には電位差が生じない。そのため、入出力端子２０に電流は流れず、入出力端子２０と電気的に接続されたパッド６９，７０にも電流は流れない。この結果、電流計２０２にも電流は流れない。

これとは異なり、例えば、図１に一点鎖線両端矢印にて示すように、第ｋ入出力端子２０と第ｎ入出力端子２０との間に短絡が生じている場合、第ｋ入出力端子２０は、第１定電圧源２０１とグランドとに電気的に接続され、第ｋ入出力端子２０に電位差が生じる。そのため、第ｋ入出力端子２０に電流が流れ、第ｋ入出力端子２０と電気的に接続されたパッド６９，７０にも電流が流れる。この結果、電流計２０２にも電流が流れる。

また、図１に二点鎖線両端矢印にて示すように、第ｋ入出力端子２０に対応する信号配線６４と第ｎ入出力端子２０に対応する信号配線６４との間に短絡が生じている場合においても、第ｋ入出力端子２０は、第１定電圧源２０１とグランドとに電気的に接続され、第ｋ入出力端子２０に電位差が生じる。そのため、第ｋ入出力端子２０に電流が流れ、第ｋ入出力端子２０と電気的に接続されたパッド６９，７０にも電流が流れる。この結果、電流計２０２にも電流が流れる。

以上、示したように、任意の入出力端子２０間、及び、任意の入出力端子２０に対応する信号配線６４間いずれにも短絡が生じていない場合、電流計２０２に電流は流れない。しかしながら、いずれか一方に短絡が生じている場合、電流計２０２に電流が流れる。したがって、電流計２０２に電流が流れたか否かによって、短絡が生じたか否かを検出することができる。このように、半導体装置１００は、任意の入出力端子２０間、及び、任意の入出力端子２０に対応する信号配線６４間いずれかに短絡が生じているか否かを検出することができる。

本実施形態では、各入出力端子２０に対応する第１スイッチ２１それぞれの一端が、第１共通配線２３に接続され、第１共通配線２３は高電位端子２５に接続されている。これによれば、複数の第１スイッチそれぞれに対応して高電位端子が設けられた構成と比べて、半導体装置１００の体格の増大、及び、コストの増大が抑制される。

また、各入出力端子２０に対応する第２スイッチ２２それぞれの一端が、第２共通配線２４に接続され、第２共通配線２４は高電位端子２５に接続されている。これによれば、複数の第２スイッチそれぞれに対応して低電位端子が設けられた構成と比べて、半導体装置１００の体格の増大、及び、コストの増大が抑制される。

本実施形態では、第１スイッチ制御部３０と第２スイッチ制御部４２とが別々であった。しかしながら、図２に示すように、第１スイッチ制御部３０と第２スイッチ制御部４２それぞれの機能を併せ持つスイッチ制御部３１が半導体チップ５０に形成された構成を採用することもできる。これによれば、半導体装置１００の構成が簡素化される。

本実施形態では、電流計２０２が、高電位パッド６９とグランドとの間に設けられた例を示した。しかしながら、図３に示すように、電流計２０２が、低電位パッド７０とグランドとの間に設けられた構成を採用することができる。この構成においても、任意の入出力端子２０間、及び、任意の入出力端子２０に対応する信号配線６４間の少なくとも一方に短絡が生じている場合、電流計２０２に電流が流れる。この場合、低電位端子２６が、特許請求の範囲に記載の計測端子に相当する。

本実施形態では、低電位パッド７０が、何も介さずにグランドに接続される例を示した。しかしながら、図４に示すように、低電位パッド７０が、第２定電圧源２０４を介して、グランドに接続された構成を採用することができる。なお、この場合、第２定電圧源２０４から供給される電圧値は、第１定電圧源２０１から供給される電圧値よりも小さくなっている。

（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。第２実施形態に係る半導体装置１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。なお、第１実施形態で示した要素と同一の要素には、同一の符号を付与している。また、図面が煩雑と成るので、図１と同等の要素、及び、下記に示す説明では不要となる要素に関しては、その符号を省略している。

第１実施形態では、母基板６０に１つの半導体チップ５０が搭載された例を示した。しかしながら、これに対し、本実施形態では、母基板６０に２つの半導体チップ５１，５２が搭載された点を特徴とする。

図５に示すように、第１半導体チップ５１と第２半導体チップ５２とは、それぞれ、配線６１を介して電気的に接続されている。すなわち、各半導体チップ５１，５２それぞれの端子２０，２４，２５は、ワイヤ６３及び配線６４〜６６を介して電気的に接続されている。

入出力端子２０の短絡を検査する場合、各半導体チップ５１，５２の第２スイッチ制御部４２は、第３スイッチ４１ａ，４１ｂをＯＦＦ状態に制御する。また、各半導体チップ５１，５２の第１スイッチ制御部３０は、ｎ個の入出力端子２０の内、共通の信号配線６４を介して電気的に接続される第ｋ番目の入出力端子２０に対応する第１スイッチ２１をＯＮ状態、第２スイッチ２２をＯＦＦ状態、他の全ての入出力端子２０に対応する第１スイッチ２１をＯＦＦ状態、第２スイッチ２２をＯＮ状態に制御する、第ｋ検査制御を行う。そして、この検査制御を、全ての入出力端子２０にて行う。

第ｋ検査制御が行われている間、各半導体チップ５１，５２の第ｋ入出力端子２０は、第１スイッチ２１、第１共通配線２３、高電位端子２５、ワイヤ６３、高電位配線６５、高電位パッド６９を介して、第１定電圧源２０１と電気的に接続される。また、他の各半導体チップ５１，５２の入出力端子２０それぞれは、第２スイッチ２２、第２共通配線２４、低電位端子２６、ワイヤ６３、低電位配線６６、低電位パッド７０を介して、グランドと電気的に接続される。したがって、各半導体チップ５１，５２の第１〜第ｎ入出力端子２０間、及び、これら入出力端子２０に対応する信号配線６４間にて短絡が生じていない場合、各半導体チップ５１，５２の第ｋ入出力端子２０は第１定電圧源２０１と同電位、他の入出力端子２０はグランド電位となるだけで、各入出力端子２０には電位差が生じない。そのため、入出力端子２０に電流は流れず、入出力端子２０と電気的に接続されたパッド６９，７０にも電流は流れない。この結果、電流計２０２にも電流は流れない。

これとは異なり、各半導体チップ５１，５２の第ｋ入出力端子２０と第ｋ＋１入出力端子２０との間に短絡が生じている場合、第ｋ入出力端子２０は、第１定電圧源２０１とグランドとに電気的に接続され、第ｋ入出力端子２０に電位差が生じる。そのため、第ｋ入出力端子２０に電流が流れ、第ｋ入出力端子２０と電気的に接続されたパッド６９，７０にも電流が流れる。この結果、電流計２０２にも電流が流れる。

また、各半導体チップ５１，５２の第ｋ入出力端子２０に対応する信号配線６４と、各半導体チップ５１，５２の第ｋ＋１入出力端子２０に対応する信号配線６４との間に短絡が生じている場合においても、第ｋ入出力端子２０は、第１定電圧源２０１とグランドとに電気的に接続され、第ｋ入出力端子２０に電位差が生じる。そのため、第ｋ入出力端子２０に電流が流れ、第ｋ入出力端子２０と電気的に接続されたパッド６９，７０にも電流が流れる。この結果、電流計２０２にも電流が流れる。

以上、示したように、本実施形態においても、第１実施形態と同様にして、電流計２０２に電流が流れたか否かによって、短絡が生じたか否かを検出することができる。

本実施形態では、２つの半導体チップ５１，５２が母基板６０に搭載された例を示した。しかしながら、母基板６０に搭載される半導体チップの数としては、上記例に限定されない。

本実施形態では、図５に示すように、各半導体チップ５１，５２の第１スイッチ制御部３０と第２スイッチ制御部４２とが別々であった。しかしながら、図６に示すように、各半導体チップ５１，５２の第１スイッチ制御部３０と第２スイッチ制御部４２それぞれの機能を併せ持つスイッチ制御部３１が半導体チップ５１，５２それぞれに形成された構成を採用することもできる。これによれば、半導体装置１００の構成が簡素化される。

本実施形態では、図５に示すように、半導体チップ５１，５２それぞれが、スイッチ制御部３０，４２及び通信モジュール８０を有する例を示した。しかしながら、図７に示すように、母基板６０に、スイッチ制御部３０，４２及び通信モジュール８０を有する半導体チップ５３が搭載され、各半導体チップ５１，５２と、スイッチ制御部３０，４２とが、ワイヤ６３を介して電気的に接続された構成を採用することもできる。これによれば、半導体装置１００の構成が簡素化される。

図７に示す変形例では、半導体チップ５３の第１スイッチ制御部３０と第２スイッチ制御部４２とが別々であった。しかしながら、図８に示すように、半導体チップ５３の第１スイッチ制御部３０と第２スイッチ制御部４２それぞれの機能を併せ持つスイッチ制御部３１が半導体チップ５３に形成された構成を採用することもできる。これによれば、半導体装置１００の構成が簡素化される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

各実施形態では、テスター２００のファンクションテストモジュール２０３から検査信号が出力される例を示した。しかしながら、図９に示すように、母基板６０に搭載されたマイコン９０から、検査信号が出力される構成を採用することもできる。マイコン９０は、検査信号の記憶された記憶部９１と、通信モジュール８０と信号の送受信を行う通信モジュール９２と、記憶部９１に記憶された検査信号を取り出し、取り出した検査信号を通信モジュール９２に出力するＣＰＵ９３と、を有する。記憶部９１は、ＲＯＭやＲＡＭなどから構成される。なお、図９では、図６と全く同一の構成要素の符号を省略している。

各実施形態では、通信モジュール８０が半導体チップ上に設けられた構成を示した。しかしながら、通信モジュール８０は、なくとも良い。

各実施形態では、各入出力端子２０と電気的に接続された回路部１０の配線は、２つに分岐しており、一方の配線に第３スイッチ４１ａ、他方の配線に第３スイッチ４１ｂが設けられた例を示した。しかしながら、分岐する手前の一本の配線に、一つの第３スイッチ４１が設けられた構成を採用することもできる。この場合、第２スイッチ制御部４２は、検査信号が入力されると、第３スイッチ４１をＯＦＦ状態に制御する。入出力端子２０の短絡を検査しない場合、第３スイッチ４１はＯＮ状態に制御される。これによれば、各実施形態に記載した構成と比べて、半導体装置１００の構成が簡素化される。

１０・・・回路部
２０・・・入出力端子
２１・・・第１スイッチ
２２・・・第２スイッチ
３０・・・第１スイッチ制御部
４０・・・接続制御部
２５・・・高電位端子
２６・・・低電位端子
１００・・・半導体装置

Claims

回路部と、
該回路部と電気的に接続された複数の入出力端子と、
該入出力端子それぞれに対応して、前記入出力端子の高電位側に接続された第１スイッチ、及び、前記入出力端子の低電位側に接続された第２スイッチと、
前記第１スイッチ、及び、前記第２スイッチそれぞれをＯＮ／ＯＦＦ制御する第１スイッチ制御部と、
前記回路部と前記入出力端子との接続を制御する接続制御部と、
前記入出力端子の高電位側若しくは低電位側に設けられた、電流量を計測する電流計測部と電気的に接続される計測端子と、を有し、
前記第１スイッチ制御部は、前記接続制御部によって前記回路部と前記入出力端子との接続が切られた状態にて、複数の前記入出力端子の内、１つの入出力端子に対応する第１スイッチをＯＮ状態、第２スイッチをＯＦＦ状態、他の全ての入出力端子に対応する第１スイッチをＯＦＦ状態、第２スイッチをＯＮ状態に制御することを、順次、全ての前記入出力端子に対応する第１スイッチ及び第２スイッチに対して行うことを特徴とする半導体装置。
複数の半導体チップを有し、
複数の前記半導体チップそれぞれは、１つの前記回路部と、該回路部に接続された複数の前記入出力端子と、を有し、
前記半導体チップそれぞれの入出力端子は、互いに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
１つの前記第１スイッチ制御部が、複数の前記半導体チップそれぞれの前記第１スイッチ、及び、前記第２スイッチそれぞれをＯＮ／ＯＦＦ制御することを特徴とする請求項２に記載の半導体装置。
前記接続制御部は、
複数の前記半導体チップそれぞれの前記回路部と前記入出力端子との間に設けられた第３スイッチと、
前記第３スイッチをＯＮ／ＯＦＦ制御する第２スイッチ制御部と、を有し、
１つの前記第２スイッチ制御部が、複数の前記半導体チップそれぞれの前記第３スイッチをＯＮ／ＯＦＦ制御することを特徴とする請求項２に記載の半導体装置。
前記接続制御部は、
前記回路部と前記入出力端子との間に設けられた第３スイッチと、
前記第３スイッチをＯＮ／ＯＦＦ制御する第２スイッチ制御部と、を有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
前記第１スイッチ制御部と前記第２スイッチ制御部から成るスイッチ制御部を有することを特徴とする請求項４又は請求項５に記載の半導体装置。
複数の前記入出力端子それぞれは、前記第１スイッチを介して定電圧源に接続され、
複数の前記第１スイッチにおける前記定電圧源側の端子それぞれは、第１共通配線を介して互いに電気的に接続されていることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
前記計測端子は、前記第１共通配線に設けられていることを特徴とする請求項７に記載の半導体装置。
複数の前記入出力端子それぞれは、前記第２スイッチを介してグランドに接続され、
複数の前記第２スイッチにおけるグランド側の端子それぞれは、第２共通配線を介して互いに電気的に接続されていることを特徴とする請求項１〜８いずれか１項に記載の半導体装置。
前記計測端子は、前記第２共通配線に設けられていることを特徴とする請求項９に記載の半導体装置。