CN1254690C - 输入/输出连续性测试模式电路 - Google Patents

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Abstract

一种在集成电路器件中的连续性测试模式电路(20)，该电路包括在连续性测试模式和正常工作模式之间进行转换的转换装置(28)。测试模式的特征是一个或多个输入销(22)和一个或多个输出销(32)进行直接电气连接以便可对销及芯片封装以及对芯片插口及电路板进行连续性测试。在正常工作模式时，芯片的工作不受测试模式电路的影响。该连续性测试电路可以测试机件插口和/或器件板的连续性以确保测试的正确性及器件编程的准确性。

Description

输入/输出连续性测试模式电路
技术领域
本发明总的涉及半导体集成电路器件，更具体地说涉及在集成电路器件内的一种电路，此电路用于测试机件的输入及输出销的连续性。
背景技术
近年来，半导体集成电路器件的密度(集成度)大大增加。一方面是存储器的存储量增加以及逻辑电路的复杂程度的增加，另一方面是器件封装尺寸的减小。这导致集成电路器件的间距较小而引线数目增加。这种向着高密度器件发展的趋势所带来的一个问题是更难以确保在器件要编程或测试时器件的所有的销(输入以及输出的销)在插口或电路板中具有稳固或良好的接触。如果器件销在测试插口或电路板中没有良好的接触，那么，接着进行的器件的测试及编程就会产生错误的测试结果，最后会导致该器件的失效或产生故障。
授予Knotts的美国专利5,983,377号揭示了一种用于测试销是否发生故障的系统和电路。该系统包括一个外测试机及一用来测试的电路。外测试机与该电路的诸销相连接并且配置成测试数据可输入该电路之中。该外测试机也可以接收从该电路来的连续性数据并且可以通过比较测试数据和连续性数据而测出销的故障。该电路包括多个链式连接的扫描单元。当测试输入销时，该外测试机向输入销输入一测试图形，并且把一连续性图形存储入与该输入销机电连接的扫描单元之中。然后，依次从该电路中扫描出连续性图形并且把此连续性图形与测试图形相比较。当测试输出销时，该外测试机依次把一测试图形扫入与输出销相连的扫描单元，并把在输出销上产生的连续性图形与测试图形相比较。但是人们希望能够同时测试输入和输出销，同时还希望可以把IC器件配置成可以有选择地进入测试状态(模式)及它的正常工作状态(模式)而用不着专门的外部测试电路。
授予Kawata等人的美国专利4,825,414号揭示一种集成电路器件，该器件具有一正常工作模式以及一用于测试机件内存储块的测试模式。然而Kawata等人没有提及对器件的输入和输出销的连续性的测试。
欧洲专利申请EP 852 354 A1以及日本专利申请10-177501A描述了一种电路结构，它提供了一个边界扫描次序，此边界次序阐述在IEEE标准P1149.1-1990中。此电路结构包括诸连接成扫描链的衰减器转换开关，这些衰减器开关从测试口(TAP)接收并把一系列测试信号送出去。每一衰减器开关，除了是缓冲器以外，还有执行边界扫描功能的一捕获或静态移位更新(CSU)扫描单元以及一控制电路(CRI)。测试信号被数字扫描单元(DSC)送出或接收，它们通过一对扫描路径被连接到TAP以允许移到DSCs及从DSCs移出。这种复杂的测试系统以及它的专用的扫描链电路对简单的器件插口或器件板连接性测试是过于复杂因而是不需要的。
本发明的目的是提供具有输入/输出连续性测试模式电路的集成电路器件，该测试电路可用于确保在对器件进行测试或编程时器件插口或器件电路板的连续性。
发明的概要
本发明的目的是用集成电路器件中的连续性测试模式电路来实现的。该集成电路器件中有一转换装置，可用于在连续性测试模式和正常操作模式之间进行转换。测试模式的特征是一个或多个输入销与一个或多个输出销是直接处于电气连接状态以便对芯片封装的销及芯片插口或电路板中的销进行连续性测试。而且，在处于正常工作模式时，芯片的工作不受测试模式电路的影响。
在本发明的一个实施例中，使用了在正常工作使用的输入输出缓冲器，在它们中间有一个多路转换器。在测试模式启动时，该多路转换器把输入缓冲器与输出缓冲器相连。从输入销通过输入缓冲器的信号此时直接通到输出缓冲器及输出销。在正常工作模式时，就不用这样的直接连接。此时，该输出缓冲器接受从器件其他部分来的信号而不是直接来自输入缓冲器的信号。
在本发明的第二个实施例中，在电路之中包括了作为测试模式的另外的输入输出缓冲器。这些缓冲器连接在输入输出销之间，与正常工作时的缓冲器并联，只有在进行测试时(在测试模式时)才被启动。
本发明的测试模式电路可以在开始编程循环之前先测试所有的销在编程插口或电路板中的接触是否良好。测试信号可以加在输入销上，然后对在输出销上产生的信号进行检查以确定接触是否良好。该测试模式电路是包括在器件内的，因此不需要用专门的外部电路就可以对器件进行测试。测试模式电路可以通过软件指令或类似方法在芯片上进行启动。
根据本发明，提供一种在集成电路器件中的连续性测试模式电路，该电路包括：至少一个输入销及至少一个输出销；一组正常工作的缓冲器，包括电气连接到该至少一个输入销的输入缓冲器以及电气连接到该至少一个输出销的输出缓冲器，以及电气连接于所述输出缓冲器的多路转换器，它具有选择输入，用以接收一测试信号以在测试模式及正常工作模式之间进行转换，该多路转换器有第一数据输入，该第一数据输入通过正常工作中用的输入缓冲器直接与该至少一个输入销相连接，以及第二数据输入，该第二数据输入与该至少一个输入销不相连接，在所述测试模式中，该至少一个输入销通过正常工作缓冲器直接连接至该至少一个输出销，在所述正常工作模式中，该至少一个输入销不直接连接至该至少一个输出销。
附图简介
图1是本发明测试模式电路第一实施例的方块图。
图2是本发明测试模式电路的第二实施例的方块图。
图3-5是本发明测试模式电路的另外几个实施例的方块图。
实施本发明的较佳方式
请参阅图1。图中示出了本发明的测试模式电路的第一个实施例。在集成电路器件中，输入销和输出销连接到器件表面上的衰减器上。在图1的电路20中，至少有一个输入衰减器22和一个输出衰减器32。输入衰减器连接到正常工作的输入缓冲器24，而输出衰减器32连接到正常工作时的输出缓冲器34的输出上。一多路转换器28接在正常工作时的输入缓冲器24和正常工作时的输出缓冲器34之间。该多路转换器28接收来自正常输入缓冲器24的输出的第一数据输入信号25，并接受集成电路器件内的其他逻辑电路来的一第二数据输入信号27。正常输入缓冲器24的输出23也可以到集成电路器件内的其他逻辑信号39中去。多路转换器28的输出29连接到正常输出缓冲器34的输入。一测试启动信号31用作多路转换器的数据选择线。该测试启动信号31可以通过输入软件指令或其他等效途径在芯片上加以启动。
当测试启动信号处于第一状态时，该多路转换器28选择连接到正常工作时的输入缓冲器24的输出的数据输入25。这在正常工作时的输入缓冲器24和正常工作时的输出缓冲器34之间提供了一直接的电连接，因此在输入销22和输出销32之间提供了一直接的电连接。在这种情况下，集成电路器件将工作在连续性测试模式。在测试模式工作时，信号可以加在输入销上，允许对输出销32上的信号进行考核以确定销与器件插口或电路板有无连续性。如果在销上接收到的输出信号33与预期的输出信号不同，这就表明在销和插口或电路板之间存在机械接触问题。
当测试启动信号31是处于第二状态时，多路转换器选择的输入就将是接受来自集成电路器件中其他逻辑电路39信号的输入27。另一数据信号25则不被选择，因此芯片的工作从正常工作时的输入缓冲器24到其他芯片逻辑电路39，然后从其他逻辑电路39通过多路转换器28到正常工作时的输出缓冲器34，然后到输出销32。换句话说，器件工作于正常操作模式，在输入销22和输出销32之间没有直接连接。
现请参阅图2。图中示出了本发明的一第二实施例。此实施例的电路40包括一对测试模式缓冲器，包含一测试模式输入缓冲器44和一测试模式输出缓冲器46。测试模式缓冲器44，46平行地连接到正常工作时的输入缓冲器24及正常工作时的输出缓冲器34。如图2所示，正常工作时的输入缓冲器24接受从输入销22来的信号21，缓冲器23的输出则供给到器件中的其他逻辑电路39。从其他逻辑电路39所产生的信号27输入到正常工作时的输出缓冲器34，该输出缓冲器34的输出33提供给输出销32。测试模式缓冲器44及46各自包括一测试启动信号41，此信号41由一软件指令或由其他等效方法在芯片上产生。当测试启动信号41处于第一状态时，测试模式缓冲器44，46被启动，在输入销22及输出销24之间提供一直接的测试连接。当测试启动信号41处于第二状态时，测试模式缓冲器44，46不工作，从而该集成电路器件工作在正常的工作模式。
关于测试模式缓冲器44，46，这些缓冲器可以用许多不同的方法进行设计。在图2所示的例子中，测试模式输出缓冲器是一三态缓冲器电路。输入信号43进入测试模式输入缓冲器时是作为输入一或非(NOR)门70的输入信号输入的。NOR门70的第二个输入信号是测试启动信号41，或非门70的输出45是通过倒相器71倒相的，倒相器71的输出47进入测试模式输出缓冲器46。测试模式输入缓冲器44的输出信号47作为第一输入提供给与非(NAND)门72。该测试启动信号41还作为输入信号提供给测试模式输出缓冲器46。一或非门(NORgate)75接受来自测试模式输入缓冲器44的输出47的一对第一输入49并接受一第二输入55，该第二输入55是在经过倒相器74倒相后的测试启动信号。此经过倒相的测试启动信号53经过倒相器73再次倒相，此倒相器的输出57作为输入提供给与非(NAND)门72。与非门72的输出61提供给P沟道场效应晶体管(FET)76的栅极，而NOR门75的输出59给提供给N沟道场效应晶体管77的栅极，P沟道FET76及N沟道PET77的输出63供应到输出衰减器32。
对图1及图2所示的测试模式电路可以设计出许多变型电路。
现请参阅图3，其中只用了一只测试模式输出缓冲器46而不是同时使用一测试模式输入缓冲器及一测试模式输出缓冲器。在图3所示的实施例中，测试模式输出缓冲器46与正常工作中用的输出缓冲器34是平行的。在其他方面，其工作与图2所示相同。图4示出的例子中，芯片上的输出销比输入销多。在这一例子中，有些输入销可以形成一对对的对，其输出销大于一个。在图4的实施例60中，有多个输出缓冲器34，134，234，它们连接到多个输出销32，132，232。多路转换器28可以设置在输入缓冲器24及多个输出缓冲器之间，以有选择地测试信号从一个输入销送到诸连接的诸输出缓冲器之一上。图5的电路80是图4电路60的一个变型，其中，有多个连接在一起的输入销，它们都供应给一个信号输出销。在这一实施例中，多路转换器227从诸输入销中选择出哪一要送到输出缓冲器的信号。
以上所描述的测试模式电路都是一些举例说明的例子。本发明申请专利的测试模式电路可以用许多方法加以制作。其主要目的是提供一种方法，使诸输入销和输出销结成对以便测试在器件插口或电路板中的销的连续性而不影响芯片的正常工作。

Claims (8)

1.一种在集成电路器件中的连续性测试模式电路，该电路包括：
至少一个输入销(22)及至少一个输出销(32)；
一组正常工作的缓冲器(24、34)，包括电气连接到该至少一个输入销(22)的输入缓冲器(24)以及电气连接到该至少一个输出销(32)的输出缓冲器(34)，以及
电气连接于所述输出缓冲器(34)的多路转换器(28)，它具有选择输入(31)，用以接收一测试信号以在测试模式及正常工作模式之间进行转换，该多路转换器有第一数据输入(25)，该第一数据输入通过正常工作中用的输入缓冲器直接与该至少一个输入销相连接，以及第二数据输入，该第二数据输入(27)连接于所述集成电路器件内的其他逻辑电路(39)，并且与该至少一个输入销不相连接，在所述测试模式中，该至少一个输入销(22)通过正常工作的缓冲器(24、34)直接连接至该至少一个输出销(32)，在所述正常工作模式中，该至少一个输入销(22)不直接连接至该至少一个输出销(32)。
2.如权利要求1所述的电路，其中，该多路转换器(28)有一个输出(29)，该输出通过正常工作的输出缓冲器(34)直接与该至少一个输出销(32)相连接。
3.如权利要求1所述的电路，其中，当测试启动信号处于第一状态时，该电路是处于测试模式，而当测试启动信号是处于第二状态时，该电路是处于正常工作模式。
4.如权利要求3所述的电路，其中，所述第一和第二测试启动信号的第一和第二状态是通过软件指令确定的。
5.如权利要求1所述的电路，它还包括：
与正常工作缓冲器(24，34)并行连接的一组测试模式缓冲器(44，46)，包括连接于所述至少一个输入销(22)的测试模式输入缓冲器(44)以及连接于所述至少一个输出销(32)的测试模式输出缓冲器(46)，所述测试模式缓冲器包括一测试启动销用于接收测试启动信号。
6.如权利要求5所述的电路，它还包括：当测试启动信号处于第一状态时，所述电路是处于测试模式，当测试启动信号处于第二状态时，所述电路处于正常工作模式。
7.如权利要求1所述的电路，它还包括：
多个由所述输入缓冲器(24、...、224)和所述多路转换器(28、...、228)组成的对，所述多个对具有连接到另一多路转换器(227)的一组数据输入(211)的多个输出，所述另一多路转换器具有一连接至输出缓冲器(34)的输出(213)以及具有一选择输入用以接收一组测试启动信号。
8.如权利要求7所述的电路，其中，当至少测试启动信号之一是第一状态时，电路处于测试模式，而当所有测试启动信号是第二状态时，该电路处于正常工作模式。
当测试启动信号是处于第一状态时，该电路是处于测试模式，而当测试启动信号是处于第二状态时，该电路是处于正常工作模式。
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TW (1) TW523596B (zh)
WO (1) WO2002057802A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104247416A (zh) * 2012-03-30 2014-12-24 株式会社电装 图像拾取设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8572446B2 (en) * 2000-06-30 2013-10-29 Texas Instruments Incorporated Output circuitry with tri-state buffer and comparator circuitry
US6717429B2 (en) * 2000-06-30 2004-04-06 Texas Instruments Incorporated IC having comparator inputs connected to core circuitry and output pad
TW530525B (en) * 2001-07-27 2003-05-01 Via Tech Inc Method of disposing buffer and its chip
US20030131275A1 (en) * 2002-01-09 2003-07-10 Jong-Hong Bae Microcontroller and system having a clock generator
US7032146B2 (en) * 2002-10-29 2006-04-18 International Business Machines Corporation Boundary scan apparatus and interconnect test method
DE10254390B4 (de) * 2002-11-21 2016-05-12 Dr. Johannes Heidenhain Gmbh Schaltungsanordnung sowie mit dieser Schaltungsanordnung ausgestattetes Winkel- bzw. Längenmessgerät
US6944265B2 (en) * 2002-11-25 2005-09-13 Ge Medical Systems Global Technology Company, Llc Image pasting using geometry measurement and a flat-panel detector
KR100746228B1 (ko) 2006-01-25 2007-08-03 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 장치
KR101593603B1 (ko) 2009-01-29 2016-02-15 삼성전자주식회사 반도체 장치의 온도 감지 회로
KR101145312B1 (ko) * 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
CN103490957B (zh) * 2013-09-24 2016-09-14 深圳市数智国兴信息科技有限公司 一卡通平台系统及其应用方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2659095B2 (ja) 1987-06-30 1997-09-30 富士通株式会社 ゲートアレイ及びメモリを有する半導体集積回路装置
US6304987B1 (en) * 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
JPH0682325B2 (ja) * 1990-05-29 1994-10-19 株式会社東芝 情報処理装置のテスト容易化回路
JPH04159752A (ja) 1990-10-23 1992-06-02 Nec Corp 半導体集積回路及びその装置
JP3059024B2 (ja) * 1993-06-15 2000-07-04 沖電気工業株式会社 半導体記憶回路
US5553070A (en) * 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US5699554A (en) * 1994-10-27 1997-12-16 Texas Instruments Incorporated Apparatus for selective operation without optional circuitry
US5561614A (en) * 1995-01-30 1996-10-01 Motorola Inc. Method and apparatus for testing pin isolation for an integrated circuit in a low power mode of operation
US5656953A (en) * 1995-05-31 1997-08-12 Texas Instruments Incorporated Low overhead memory designs for IC terminals
US5589777A (en) * 1995-06-21 1996-12-31 Hewlett-Packard Company Circuit and method for testing a disk drive head assembly without probing
US5744967A (en) * 1995-08-24 1998-04-28 Sorensen; Brent A. Apparatus for detecting intermittent and continuous faults in multiple conductor wiring and terminations for electronic systems
KR0172347B1 (ko) 1995-12-23 1999-03-30 김광호 반도체 메모리장치의 병렬테스트 회로
US5713445A (en) 1996-07-22 1998-02-03 Eaton Corporation Transmission inertia brake with self energizing
EP0852354B1 (en) 1996-11-25 2003-09-03 Texas Instruments Incorporated Improvements in or relating to integrated circuit
US6060897A (en) * 1997-02-11 2000-05-09 National Semiconductor Corporation Testability method for modularized integrated circuits
US5983377A (en) 1997-11-17 1999-11-09 Ncr Corporation System and circuit for ASIC pin fault testing
US6223313B1 (en) * 1997-12-05 2001-04-24 Lightspeed Semiconductor Corporation Method and apparatus for controlling and observing data in a logic block-based asic
US6119249A (en) 1998-03-27 2000-09-12 Cypress Semiconductor Corp. Memory devices operable in both a normal and a test mode and methods for testing same
US6550031B1 (en) * 1999-10-06 2003-04-15 Advanced Micro Devices Inc. Transparently gathering a chips multiple internal states via scan path and a trigger

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104247416A (zh) * 2012-03-30 2014-12-24 株式会社电装 图像拾取设备
CN104247416B (zh) * 2012-03-30 2016-08-24 株式会社电装 图像拾取设备

Also Published As

Publication number Publication date
US6694463B2 (en) 2004-02-17
DE60106300D1 (de) 2004-11-11
DE60106300T2 (de) 2005-03-24
US20020095631A1 (en) 2002-07-18
EP1358498A1 (en) 2003-11-05
CA2432889A1 (en) 2002-07-25
EP1358498B1 (en) 2004-10-06
WO2002057802A1 (en) 2002-07-25
JP2004518130A (ja) 2004-06-17
NO20033051D0 (no) 2003-07-03
TW523596B (en) 2003-03-11
KR20030075160A (ko) 2003-09-22
CN1486431A (zh) 2004-03-31
NO20033051L (no) 2003-07-03

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