JP2001194422A - 集積回路 - Google Patents

集積回路

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JP2001194422A
JP2001194422A JP2000000248A JP2000000248A JP2001194422A JP 2001194422 A JP2001194422 A JP 2001194422A JP 2000000248 A JP2000000248 A JP 2000000248A JP 2000000248 A JP2000000248 A JP 2000000248A JP 2001194422 A JP2001194422 A JP 2001194422A
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signal
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clock signal
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JP2000000248A
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Yuichi Ikeda
雄一 池田
Toru Morikawa
徹 森河
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 本発明は、回路規模を増大させることなしに
バウンダリスキャンレジスタの集積回路ロジック部側の
テストをATPGでスキャンテストパタンを生成することで
実施し、故障検出数を増やすことを目的とする。 【解決手段】 tckに同期してtmsよりTAPコントローラ
１６０にJTAGユーザ定義命令を入力することにより、命
令解読部１７０はユーザ定義命令を解読しセレクタ１８
１に１を出力し、セレクタ１８１は入力端子１５１より
入力されるスキャンクロック信号を選択する。これによ
りフルスキャンテストが可能な集積回路ロジック部とバ
ウンダリスキャンセル内部のフリップフロップ回路３１
０間のテストはATPGを用いてスキャンテストパタンを生
成しこのテストパタンを用いて実施することが可能とな
り、回路規模を増大させることなくこの部分の検出でき
る故障数を増加することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボードテスト用回
路を内蔵した集積回路に関するものである。
【０００２】
【従来の技術】近年電子機器の軽薄短小化が進み、また
BGA(Ball Glid Array)パッケージのデバイスが増加する
にしたがい従来手法によるインサーキットテストが限界
となってきており、新しいボードテスト法としてJTAG(J
oint Test Action Group)テストが脚光をあびてきてい
る。このテスト法は1990年にIEEE1149.1として規格化さ
れ、以降多くの集積回路がJTAGテスト対応となってい
る。
【０００３】図７は第一の従来のボードテスト用回路を
内蔵した集積回路のブロック図を示す。
【０００４】集積回路７００は、バウンダリスキャンレ
ジスタ７１１〜７１６と、フルスキャンテストが実施可
能となっている集積回路ロジック部７３０と、集積回路
７００内部と外部とを接続する入出力端子７４１〜７４
６と、IEEE1149.1により定められる信号tdiの入力端子
７５０と、IEEE1149.1により定められる信号tckの入力
端子７５１と、IEEE1149.1により定められる信号tmsの
入力端子７５２と、IEEE1149.1により定められる信号tr
stの入力端子７５４と、IEEE1149.1により定められる信
号tdoの出力端子７５３と、TAP(Test Access Port)コン
トローラ７６０とから構成され、TAPコントローラ７６
０から出力されるクロック信号１及びクロック信号２は
バウンダリスキャンレジスタ７１１〜７１６へ供給され
る。
【０００５】バウンダリスキャンレジスタ７１１〜７１
６は、図２に示すように、入出力端子２１０から入力さ
れる信号を信号入力とし集積回路ロジック部２２０に入
力する信号を信号出力とするバウンダリスキャンセル２
３０と、集積回路ロジック部２２０から出力される信号
を信号入力とし入出力端子２１０に出力される信号を信
号出力とするバウンダリスキャンセル２３１と、集積回
路ロジック部２２０から出力される信号を信号入力とし
入出力端子２１０の出力制御信号を信号出力とするバウ
ンダリスキャンセル２３２とから構成され、バウンダリ
スキャンレジスタ２００に入力されるシフトデータ入力
信号はバウンダリスキャンセル２３０のシフトデータ入
力として供給される。バウンダリスキャンセル２３２の
シフトデータ出力はバウンダリスキャンレジスタ２００
のシフトデータ出力信号となる。TAPコントローラ７６
０の出力するクロック信号１及びクロック信号２はバウ
ンダリスキャンセル２３０〜２３２に供給される。
【０００６】バウンダリスキャンセル２３０〜２３２
は、図３に示すように、フリップフロップ回路３１０、
３１１と、入力制御信号が１の場合シフトデータ入力を
選択し入力制御信号が０の場合データ入力を選択するセ
レクタ３２０と、出力制御信号が１の場合フリップフロ
ップ回路３１１の出力を選択し出力制御信号が０の場合
データ入力を選択するセレクタ３２１とから構成され
る。TAPコントローラ７６０の出力するクロック信号１
はフリップフロップ３１０に供給される。TAPコントロ
ーラ７６０の出力するクロック信号２はフリップフロッ
プ３１１に供給される。
【０００７】
【発明が解決しようとする課題】ところで、第一の従来
の集積回路のバウンダリスキャンレジスタは、バウンダ
リスキャンレジスタの集積回路ロジック部側をテストす
るためにはファンクションテストを実施する必要があ
る。しかし集積回路のピン数の増大に伴いバウンダリス
キャンレジスタ数も増大するためにこの部分の検証に多
大な工数を要する。また検出できない故障が存在する可
能性があるという問題点がある。
【０００８】これらの問題点を解決するためには、バウ
ンダリスキャンレジスタにATPG(Automatic Test Patter
n Generator)でスキャンテストパタンを生成することで
故障検出数を増やすことが可能であるが、スキャンテス
ト用に回路を入れることは集積回路全体の回路規模の増
大につながる。また既存の回路でスキャンテストを実施
しようとしても、バウンダリスキャンレジスタに供給さ
れるクロック信号はTAPコントローラで生成されるゲー
ティッドクロックであるため、スキャンパタンを生成す
ることができないといった問題点がある。
【０００９】
【課題を解決するための手段】この課題を解決するため
本発明の集積回路は、故障検査を行うスキャンテストが
実行可能なデータ処理実行手段と、前記データ処理実行
手段への信号の入出力を行う入出力端子と、前記データ
処理実行手段と前記各入出力端子との間にあって入出力
信号の取り込み及び設定を行い各々がチェーン状に接続
してデータをシリアル転送可能であるバウンダリスキャ
ンレジスタと、前記バウンダリスキャンレジスタを用い
てボードテストを実行するために必要な信号を入力する
tck入力端子と、第１クロック信号と前記tck入力端子よ
り入力されるクロック信号とを切り替え前記バウンダリ
スキャンレジスタに第２クロック信号として出力する第
１選択手段とを備えている。
【００１０】本発明の集積回路は、故障検査を行うスキ
ャンテストが実行可能なデータ処理実行手段と、前記デ
ータ処理実行手段への信号の入出力を行う入出力端子
と、前記データ処理実行手段と前記各入出力端子との間
にあって入出力信号の取り込み及び設定を行い各々がチ
ェーン状に接続してデータをシリアル転送可能であるバ
ウンダリスキャンレジスタと、前記バウンダリスキャン
レジスタを用いてボードテストを実行するために必要な
信号を入力するtdi入力端子と、前記バウンダリスキャ
ンレジスタを用いてボードテストを実行するために必要
な信号を入力するtck入力端子と、前記バウンダリスキ
ャンレジスタを用いてボードテストを実行するために必
要な信号を入力するtms入力端子と、前記バウンダリス
キャンレジスタを用いてボードテストを実行するために
必要な信号を出力するtdo出力端子と、第１制御信号に
より第１クロック信号と前記tck入力端子より入力され
るクロック信号とを切り替え前記バウンダリスキャンレ
ジスタに第３クロック信号として出力する第１選択手段
と、前記tdi入力端子よりシリアルデータを入力し前記t
ck入力端子よりクロック信号を入力し前記tms入力端子
より制御シリアル信号を入力し前記tdo出力端子にシリ
アルデータを出力し前記第１選択手段に前記第１クロッ
ク信号及び前記第１制御信号を出力し前記バウンダリス
キャンレジスタに第２クロック信号、第２制御信号及び
第３制御信号を出力する制御手段とを備え、前記バウン
ダリスキャンレジスタは、前記第２制御信号によって前
記データ処理実行手段もしくは前記入出力端子から入力
するデータと前段の前記バウンダリスキャンレジスタか
ら出力されるシフトデータとを選択して出力する第２選
択手段と、前記第２選択手段の出力を前記第３クロック
信号のタイミングで保持する第１保持手段と、前記第１
保持手段の出力を前記第２クロック信号のタイミングで
保持する第２保持手段と、前記第３制御信号によって前
記データ処理実行手段もしくは前記入出力端子から入力
するデータと前記第２保持手段の出力とを選択して出力
する第３選択手段とからなり、前記制御手段は、前記入
力信号tckと前記入力信号tmsにより入力された信号と一
定のデータ値とが一致するか否かを解読する解読手段
と、前記解読手段の解読結果に基づいて前記第１選択手
段の選択を制御する前記第１制御信号を出力する信号出
力手段とからなる。
【００１１】本発明の集積回路は、故障検査を行うスキ
ャンテストが実行可能なデータ処理実行手段と、前記デ
ータ処理実行手段への信号の入出力を行う入出力端子
と、前記データ処理実行手段と前記各入出力端子との間
にあって入出力信号の取り込み及び設定を行い各々がチ
ェーン状に接続してデータをシリアル転送可能であるバ
ウンダリスキャンレジスタと、前記バウンダリスキャン
レジスタを用いてボードテストを実行するために必要な
信号を入力するtdi入力端子と、前記バウンダリスキャ
ンレジスタを用いてボードテストを実行するために必要
な信号を入力するtck入力端子と、前記バウンダリスキ
ャンレジスタを用いてボードテストを実行するために必
要な信号を入力するtms入力端子と、前記バウンダリス
キャンレジスタを用いてボードテストを実行するために
必要な信号を出力するtdo出力端子と、第１制御信号に
より第１クロック信号と前記tck入力端子より入力され
るクロック信号とを切り替え前記バウンダリスキャンレ
ジスタに第３クロック信号として出力する第１選択手段
と、第２制御信号により第２クロック信号と前記tck入
力端子より入力されるクロック信号とを切り替え前記バ
ウンダリスキャンレジスタに第４クロック信号として出
力する第２選択手段と、前記tdi入力端子よりシリアル
データを入力し前記tck入力端子よりクロック信号を入
力し前記tms入力端子より制御シリアル信号を入力し前
記tdo出力端子にシリアルデータを出力し前記第１選択
手段に前記第１クロック信号及び前記第１制御信号を出
力し前記第２選択手段に前記第２クロック信号及び前記
第２制御信号を出力し前記バウンダリスキャンレジスタ
に第３制御信号及び第４制御信号を出力する制御手段と
を備え、前記バウンダリスキャンレジスタは、前記第３
制御信号によって前記データ処理実行手段もしくは前記
入出力端子から入力するデータと前段の前記バウンダリ
スキャンレジスタから出力されるシフトデータとを選択
して出力する第３選択手段と、前記第３選択手段の出力
を前記第３クロック信号のタイミングで保持する第１保
持手段と、前記第１保持手段の出力を前記第４クロック
信号のタイミングで保持する第２保持手段と、前記第４
制御信号によって前記データ処理実行手段もしくは前記
入出力端子から入力するデータと前記第２保持手段の出
力とを選択して出力する第４選択手段とからなり、前記
制御手段は、前記入力信号tckと前記入力信号tmsにより
入力された信号と一定のデータ値とが一致するか否かを
解読する解読手段と、前記解読手段の解読結果に基づい
て前記第１選択手段の選択を制御する前記第１制御信号
及び前記第２選択手段の選択を制御する前記第２制御信
号を出力する信号出力手段とからなる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
【００１３】（実施の形態１)図１は、本発明の第一の
実施の形態における集積回路のブロック図を示す。
【００１４】集積回路１００は、バウンダリスキャンレ
ジスタ１１１〜１１６と、フルスキャンテストが実施可
能となっている集積回路ロジック部１３０と、集積回路
１００内部と外部とを接続する入出力端子１４１〜１４
６と、IEEE1149.1により定められる信号tdiの入力端子
１５０と、IEEE1149.1により定められる信号tckの入力
端子１５１と、IEEE1149.1により定められる信号tmsの
入力端子１５２と、IEEE1149.1により定められる信号tr
stの入力端子１５４と、IEEE1149.1により定められる信
号tdoの出力端子１５３と、TAP(Test Access Port)コン
トローラ１６０と、定義したJTAGユーザ命令を解読した
場合は１を出力しそれ以外の命令を解読した場合は０を
出力する命令解読部１７０と、命令解読部１７０から出
力されるイネーブル信号が１の場合入力端子１５１から
入力される信号を選択し命令解読部１７０から出力され
るイネーブル信号が０の場合TAPコントローラ１６０か
ら供給されるゲーティッドクロック信号を選択するセレ
クタ１８１と、命令解読部１７０から出力されるイネー
ブル信号が１の場合入力端子１５０から入力される信号
を選択し命令解読部１７０から出力されるイネーブル信
号が０の場合TAPコントローラ１６０から供給されるデ
ータ信号を選択するセレクタ１８２と、命令解読部１７
０から出力されるイネーブル信号が１の場合バウンダリ
スキャンレジスタ１１６から出力される信号を選択し命
令解読部１７０から出力されるイネーブル信号が０の場
合TAPコントローラ１６０から供給されるデータ信号を
選択するセレクタ１８３とから構成され、セレクタ１８
１により選択されたクロック信号１及びTAPコントロー
ラ１６０から与えられるクロック信号２はバウンダリス
キャンレジスタ１１１〜１１６へ供給される。セレクタ
１８２により選択されたデータ信号はバウンダリスキャ
ンレジスタ１１３へ供給される。セレクタ１８３により
選択されたデータ信号は出力端子１５３へ出力される。
【００１５】バウンダリスキャンレジスタ１１１〜１１
６は、図２に示すように、入出力端子２１０から入力さ
れる信号を信号入力とし集積回路ロジック部２２０に入
力する信号を信号出力とするバウンダリスキャンセル２
３０と、集積回路ロジック部２２０から出力される信号
を信号入力とし入出力端子２１０に出力される信号を信
号出力とするバウンダリスキャンセル２３１と、集積回
路ロジック部２２０から出力される信号を信号入力とし
入出力端子２１０の出力制御信号を信号出力とするバウ
ンダリスキャンセル２３２とから構成され、バウンダリ
スキャンレジスタ２００に入力されるシフトデータ入力
信号はバウンダリスキャンセル２３０のシフトデータ入
力として供給される。バウンダリスキャンセル２３２の
シフトデータ出力はバウンダリスキャンレジスタ２００
のシフトデータ出力信号となる。セレクタ１８１の出力
信号はクロック１としてバウンダリスキャンセル２３０
〜２３２に供給される。TAPコントローラ１６０の出力
信号はクロック２としてバウンダリスキャンセル２３０
〜２３２に供給される。
【００１６】バウンダリスキャンセル２３０〜２３２
は、図３に示すように、フリップフロップ回路３１０、
３１１と、入力制御信号が１の場合シフトデータ入力を
選択し入力制御信号が０の場合データ入力を選択するセ
レクタ３２０と、出力制御信号が１の場合フリップフロ
ップ回路３１１の出力を選択し出力制御信号が０の場合
データ入力を選択するセレクタ３２１とから構成され
る。セレクタ１８１の出力信号はクロック１としてフリ
ップフロップ３１０に供給される。TAPコントローラ１
６０の出力信号はクロック２としてフリップフロップ３
１１に供給される。
【００１７】以上のように構成された本発明の第一の実
施の形態による集積回路について、その動作を説明す
る。図４に示すように、tckに同期してtmsを適切に入力
することによりTAPコントローラ１６０にJTAG命令を入
力し、命令解読部１７０はTAPコントローラ１６０に入
力された命令を解読する。JTAG命令にはボードテスト時
に用いられるJTAG必須命令とオプション命令及びマイク
ロコントローラユニットのデバッグに用いる等自由に設
定可能なユーザが定義するJTAGユーザ命令がある。JTAG
必須命令にはEXTEST命令、BYPASS命令、SAMPLE/PRELOAD
命令の三つの命令がある。オプション命令は概要のみが
示されていて実装されていなくてもよく、INTEST命令、
RUNBIST命令、IDCODE命令、USERCODE命令、CLAMP命令、
HIGHZ命令の六つの命令がある。ここでは、図５に示す
ように、EXTEST命令にはコード0000を割り当てる。BYPA
SS命令にはコード0001を割り当てる。SAMPLE/PRELOAD命
令にはコード0010を割り当て、ATPGを用いるように定義
するユーザ命令SCANにはコード1000を割り当てる。ここ
ではJTAG必須命令等を用いたボードテスト時の場合と、
ATPGを用いるように定義したJTAGユーザ命令によるスキ
ャンテスト時の場合の２つの動作についてそれぞれ説明
する。
【００１８】(１)JTAG必須命令等を用いたボードテスト
時 tckに同期してtmsよりTAPコントローラ１６０にJTAG命
令を入力する。命令解読部１７０はJTAG必須命令を解読
しセレクタ１８１〜１８３に０を出力する。セレクタ１
８１は命令解読部１７０の出力が０であるのでTAPコン
トローラ１６０により供給されるゲーティッドクロック
信号を選択する。セレクタ１８２は命令解読部１７０の
出力が０であるのでTAPコントローラ１６０により供給
されるデータ信号を選択する。セレクタ１８３は命令解
読部１７０の出力が０であるのでTAPコントローラ１６
０により供給されるデータ信号を選択する。クロック１
にはセレクタ１８１により選択されたゲーティッドクロ
ック信号が供給される。クロック２にはTAPコントロー
ラ１６０より出力されるクロック信号が供給される。tc
kに同期して適切にtmsを入力することによりバウンダリ
スキャンセル３００はシフト動作、キャプチャ動作、ア
ップデート動作を行い、ボードテストに有効な命令が実
行される。
【００１９】(２)JTAGユーザ命令を用いたスキャンテス
ト時 ここでは出力セル２３１の動作について述べる。
【００２０】tckに同期してtmsよりTAPコントローラ１
６０にJTAG命令を入力する。命令解読部１７０はユーザ
命令SCANを解読しセレクタ１８１〜１８３に１を出力す
る。セレクタ１８１は命令解読部１７０の出力が１であ
るので入力端子１５１より入力されるスキャンクロック
信号を選択する。セレクタ１８１により選択されたスキ
ャンクロック信号はクロック１に供給される。セレクタ
１８２は命令解読部１７０の出力が１であるので入力端
子１５０より入力されるデータ信号を選択する。セレク
タ１８２により選択されたデータ信号はバウンダリスキ
ャンレジスタ１１３のシフトデータ入力となる。セレク
タ１８３は命令解読部１７０の出力が１であるのでバウ
ンダリスキャンレジスタ１１６のシフトデータ出力を選
択し出力端子１５３に出力する。これにより入力端子１
５０からバウンダリスキャンレジスタ１１３、１１２、
１１１、１１４、１１５及び１１６を経由して出力端子
１５３に至るスキャンチェーンが形成される。クロック
２にはTAPコントローラ１６０により出力されるクロッ
ク信号が供給されるのでフリップフロップ回路３１１は
スキャンテスト実施時には動作しない。スキャンシフト
動作の場合にはセレクタ３２０はシフトデータ入力を選
択し、フリップフロップ回路３１０はスキャンクロック
に同期してセレクタ３２０の出力を保持し、保持したデ
ータをシフトデータ出力として出力する。スキャンキャ
プチャ動作の場合にはセレクタ３２０がデータ入力を選
択し、フリップフロップ回路３１０はスキャンクロック
に同期してセレクタ３２０の出力を保持する。これによ
りフルスキャンテストが可能な集積回路ロジック部と出
力用バウンダリスキャンセル２３１内部のフリップフロ
ップ回路３１０間のテストはATPGを用いてスキャンテス
トパタンを生成しこのテストパタンを用いて実施するこ
とが可能となり、回路規模を増大させることなくこの部
分の検出できる故障数を増加することが可能となる。
【００２１】また、ここではセレクタ１８１の選択する
スキャンクロック信号としてtckを用いて入力端子１５
１より入力しているが別の入出力端子からスキャンクロ
ック信号を入力してもよい。
【００２２】また、ここではセレクタ１８２の選択する
入力信号としてtdiを用いて入力端子１５０より入力し
ているが別の入出力端子から信号を入力してもよい。
【００２３】また、ここではセレクタ１８３の選択する
信号はtdoを用いて出力端子１５３より出力しているが
別の入出力端子から信号を出力してもよい。
【００２４】（実施の形態２)しかし、本発明の第一の
実施の形態において出力用バウンダリスキャンセルの集
積回路ロジック部側のテストはATPGを用いてスキャンテ
ストを実施することが可能となったが、入力用バウンダ
リスキャンセルの集積回路ロジック部側のテストはATPG
を用いてスキャンテストを実施することは不可能であ
る。これを解決するのが実施の形態２である。
【００２５】図６は、本発明の第二の実施の形態におけ
る集積回路のブロック図を示す。
【００２６】集積回路６００は、バウンダリスキャンレ
ジスタ６１１〜６１６と、フルスキャンテストが実施可
能となっている集積回路ロジック部６３０と、集積回路
６００内部と外部とを接続する入出力端子６４１〜６４
６と、IEEE1149.1により定められる信号tdiの入力端子
６５０と、IEEE1149.1により定められる信号tckの入力
端子６５１と、IEEE1149.1により定められる信号tmsの
入力端子６５２と、IEEE1149.1により定められる信号tr
stの入力端子６５４と、IEEE1149.1により定められる信
号tdoの出力端子６５３と、TAPコントローラ６６０と、
定義したJTAGユーザ命令を解読した場合は１を出力しそ
れ以外の命令を解読した場合は０を出力する命令解読部
６７０と、命令解読部６７０から出力されるイネーブル
信号が１の場合入力端子６５１から入力される信号を選
択し命令解読部６７０から出力されるイネーブル信号が
０の場合TAPコントローラ６６０から供給されるゲーテ
ィッドクロック信号を選択するセレクタ６８１と、命令
解読部６７０から出力されるイネーブル信号が１の場合
入力端子６５０から入力される信号を選択し命令解読部
６７０から出力されるイネーブル信号が０の場合TAPコ
ントローラ６６０から供給されるデータ信号を選択する
セレクタ６８２と、命令解読部６７０から出力されるイ
ネーブル信号が１の場合バウンダリスキャンレジスタ６
１６から出力される信号を選択し命令解読部６７０から
出力されるイネーブル信号が０の場合TAPコントローラ
６６０から供給されるデータ信号を選択するセレクタ６
８３と、命令解読部６７０から出力されるイネーブル信
号が１の場合入力端子６５１から入力される信号を選択
し命令解読部６７０から出力されるイネーブル信号が０
の場合TAPコントローラ６６０から供給されるクロック
信号を選択するセレクタ６８４とから構成され、セレク
タ６８１により選択されたクロック信号１及びセレクタ
６８４により選択されたクロック信号２はバウンダリス
キャンレジスタ６１１〜６１６へ供給される。セレクタ
６８２により選択されたデータ信号はバウンダリスキャ
ンレジスタ６１３へ供給される。セレクタ６８３により
選択されたデータ信号は出力端子６５３へ出力される。
【００２７】バウンダリスキャンレジスタ６１１〜６１
６は、図２に示すように、入出力端子２１０から入力さ
れる信号を信号入力とし集積回路ロジック部２２０に入
力する信号を信号出力とするバウンダリスキャンセル２
３０と、集積回路ロジック部２２０から出力される信号
を信号入力とし入出力端子２１０に出力される信号を信
号出力とするバウンダリスキャンセル２３１と、集積回
路ロジック部２２０から出力される信号を信号入力とし
入出力端子２１０の出力制御信号を信号出力とするバウ
ンダリスキャンセル２３２とから構成され、バウンダリ
スキャンレジスタ２００に入力されるシフトデータ入力
信号はバウンダリスキャンセル２３０のシフトデータ入
力として供給される。バウンダリスキャンセル２３２の
シフトデータ出力はバウンダリスキャンレジスタ２００
のシフトデータ出力信号となる。セレクタ６８１の出力
信号はクロック１としてバウンダリスキャンセル２３０
〜２３２に供給される。セレクタ６８４の出力信号はク
ロック２としてバウンダリスキャンセル２３０〜２３２
に供給される。
【００２８】バウンダリスキャンセル２３０〜２３２
は、図３に示すように、フリップフロップ回路３１０、
３１１と、入力制御信号が１の場合シフトデータ入力を
選択し入力制御信号が０の場合データ入力を選択するセ
レクタ３２０と、出力制御信号が１の場合フリップフロ
ップ回路３１１の出力を選択し出力制御信号が０の場合
データ入力を選択するセレクタ３２１とから構成され
る。セレクタ６８１の出力信号はクロック１としてフリ
ップフロップ３１０に供給される。セレクタ６８４の出
力信号はクロック２としてフリップフロップ３１１に供
給される。
【００２９】以上のように構成された本発明の第二の実
施の形態による集積回路について、その動作を説明す
る。ここではATPGを用いるように定義したJTAGユーザ命
令によるスキャンテスト時の場合の動作について説明す
る。
【００３０】(１)JTAGユーザ命令を用いたスキャンテス
ト時 ここでは入力セル２３０の動作について述べる。
【００３１】tckに同期してtmsよりTAPコントローラ６
６０にJTAG命令を入力する。命令解読部６７０はユーザ
命令SCANを解読しセレクタ６８１〜６８４に１を出力す
る。セレクタ６８１は命令解読部６７０の出力が１であ
るので入力端子６５１より入力されるスキャンクロック
信号を選択する。セレクタ６８１により選択されたスキ
ャンクロック信号はクロック１に供給される。セレクタ
６８４は命令解読部６７０の出力が１であるので入力端
子６５１より入力されるスキャンクロック信号を選択す
る。セレクタ６８４により選択されたスキャンクロック
信号はクロック２に供給される。セレクタ６８２は命令
解読部６７０の出力が１であるので入力端子６５０より
入力されるデータ信号を選択する。セレクタ６８２によ
り選択されたデータ信号はバウンダリスキャンレジスタ
６１３のシフトデータ入力となる。セレクタ６８３は命
令解読部６７０の出力が１であるのでバウンダリスキャ
ンレジスタ６１６のシフトデータ出力を選択し出力端子
６５３に出力する。これにより入力端子６５０からバウ
ンダリスキャンレジスタ６１３、６１２、６１１、６１
４、６１５及び６１６を経由して出力端子６５３に至る
スキャンチェーンが形成される。スキャンキャプチャ動
作の場合にはセレクタ３２０がデータ入力を選択し、フ
リップフロップ回路３１０はスキャンクロックに同期し
てセレクタ３２０の出力を保持する。スキャンシフト動
作の場合にはセレクタ３２０はシフトデータ入力を選択
し、フリップフロップ回路３１０はスキャンクロックに
同期してセレクタ３２０の出力を保持し、保持したデー
タをシフトデータ出力として出力する。フリップフロッ
プ回路３１１はスキャンクロックに同期してフリップフ
ロップ３１０の出力したデータを保持し、データ出力と
して出力する。これによりフルスキャンテストが可能な
集積回路ロジック部と入力用バウンダリスキャンセル２
３０内部のフリップフロップ回路３１１間のテストはAT
PGを用いてスキャンテストパタンを生成しこのテストパ
タンを用いて実施することが可能となり、回路規模を増
大させることなくこの部分の検出できる故障数を増加す
ることが可能となる。
【００３２】また、ここではセレクタ６８１及びセレク
タ６８４の選択するスキャンクロック信号としてtckを
用いて入力端子６５１より入力しているが別の入出力端
子からスキャンクロック信号を入力してもよい。
【００３３】また、ここではセレクタ６８２の選択する
入力信号としてtdiを用いて入力端子６５０より入力し
ているが別の入出力端子から信号を入力してもよい。
【００３４】また、ここではセレクタ６８３の選択する
信号はtdoを用いて出力端子６５３より出力しているが
別の入出力端子から信号を出力してもよい。
【００３５】
【発明の効果】以上のように本発明に係る集積回路は、
故障検査を行うスキャンテストが実行可能なデータ処理
実行手段と、前記データ処理実行手段への信号の入出力
を行う入出力端子と、前記データ処理実行手段と前記各
入出力端子との間にあって入出力信号の取り込み及び設
定を行い各々がチェーン状に接続してデータをシリアル
転送可能であるバウンダリスキャンレジスタと、前記バ
ウンダリスキャンレジスタを用いてボードテストを実行
するために必要な信号を入力するtck入力端子と、第１
クロック信号と前記tck入力端子より入力されるクロッ
ク信号とを切り替え前記バウンダリスキャンレジスタに
第２クロック信号として出力する第１選択手段とを備え
る。
【００３６】この構成によればバウンダリスキャンレジ
スタに供給するクロック信号を切り替えることが可能と
なりバウンダリスキャンレジスタにスキャンクロックを
供給することが可能となる。その結果フルスキャンテス
トが可能な集積回路ロジック部と出力用バウンダリスキ
ャンセル内部のフリップフロップ回路間のテストはATPG
を用いてスキャンテストパタンを生成しこのテストパタ
ンを用いて実施することが可能となり、回路規模を増大
させることなくこの部分の検出できる故障数を増加する
ことが可能となる。
【００３７】また、本発明に係る集積回路は、故障検査
を行うスキャンテストが実行可能なデータ処理実行手段
と、前記データ処理実行手段への信号の入出力を行う入
出力端子と、前記データ処理実行手段と前記各入出力端
子との間にあって入出力信号の取り込み及び設定を行い
各々がチェーン状に接続してデータをシリアル転送可能
であるバウンダリスキャンレジスタと、前記バウンダリ
スキャンレジスタを用いてボードテストを実行するため
に必要な信号を入力するtck入力端子と、第１制御信号
により第１クロック信号と前記tck入力端子より入力さ
れるクロック信号とを切り替え前記バウンダリスキャン
レジスタに第３クロック信号として出力する第１選択手
段と、第２制御信号により第２クロック信号と前記tck
入力端子より入力されるクロック信号とを切り替え前記
バウンダリスキャンレジスタに第４クロック信号として
出力する第２選択手段とを備える。
【００３８】この構成によればバウンダリスキャンレジ
スタに供給するクロック信号を切り替えることが可能と
なりバウンダリスキャンレジスタにスキャンクロックを
供給することが可能となる。その結果フルスキャンテス
トが可能な集積回路ロジック部と入力用バウンダリスキ
ャンセル内部のフリップフロップ回路間のテストはATPG
を用いてスキャンテストパタンを生成しこのテストパタ
ンを用いて実施することが可能となり、回路規模を増大
させることなくこの部分の検出できる故障数を増加する
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態における集積回路の
ブロック図
【図２】第一の実施の形態における集積回路のバウンダ
リスキャンレジスタの構成を示すブロック図
【図３】第一の実施の形態における集積回路のバウンダ
リスキャンセルの構成を示すブロック図
【図４】第一の実施の形態におけるtck、tmsのタイミン
グ例を示す図
【図５】第一の実施の形態におけるJTAG命令とコードと
の対応例を示す図
【図６】第二の実施の形態における集積回路のブロック
図
【図７】従来の集積回路のブロック図
【符号の説明】
１００ 集積回路 １１１〜１１６ バウンダリスキャンレジスタ １３０ 集積回路ロジック部 １４１〜１４６ 入出力端子 １５０ tdi入力端子 １５１ tck入力端子 １５２ tms入力端子 １５３ tdo出力端子 １５４ trst入力端子 １６０ TAPコントローラ １７０ 命令解読部 １８１〜１８３ セレクタ ２００ バウンダリスキャンレジスタ ２１０ 入出力端子 ２２０ 集積回路ロジック部 ２３０〜２３２ バウンダリスキャンセル ３００ バウンダリスキャンセル ３１０、３１１ フリップフロップ回路 ３２０、３２１ セレクタ ６００ 集積回路 ６１１〜６１６ バウンダリスキャンレジスタ ６３０ 集積回路ロジック部 ６４１〜６４６ 入出力端子 ６５０ tdi入力端子 ６５１ tck入力端子 ６５２ tms入力端子 ６５３ tdo出力端子 ６５４ trst入力端子 ６６０ TAPコントローラ ６７０ 命令解読部 ６８１〜６８４ セレクタ ７００ 集積回路 ７１１〜７１６ バウンダリスキャンレジスタ ７３０ 集積回路ロジック部 ７４１〜７４６ 入出力端子 ７５０ tdi入力端子 ７５１ tck入力端子 ７５２ tms入力端子 ７５３ tdo出力端子 ７５４ trst入力端子 ７６０ TAPコントローラ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 故障検査を行うスキャンテストが実行可
    能なデータ処理実行手段と、前記データ処理実行手段へ
    の信号の入出力を行う入出力端子と、前記データ処理実
    行手段と前記各入出力端子との間にあって入出力信号の
    取り込み及び設定を行い各々がチェーン状に接続してデ
    ータをシリアル転送可能であるバウンダリスキャンレジ
    スタと、前記バウンダリスキャンレジスタを用いてボー
    ドテストを実行するために必要な信号を入力するtck入
    力端子と、第１クロック信号と前記tck入力端子より入
    力されるクロック信号とを切り替え前記バウンダリスキ
    ャンレジスタに第２クロック信号として出力する第１選
    択手段とを有することを特徴とする集積回路。
  2. 【請求項２】 故障検査を行うスキャンテストが実行可
    能なデータ処理実行手段と、前記データ処理実行手段へ
    の信号の入出力を行う入出力端子と、前記データ処理実
    行手段と前記各入出力端子との間にあって入出力信号の
    取り込み及び設定を行い各々がチェーン状に接続してデ
    ータをシリアル転送可能であるバウンダリスキャンレジ
    スタと、前記バウンダリスキャンレジスタを用いてボー
    ドテストを実行するために必要な信号を入力するtdi入
    力端子と、前記バウンダリスキャンレジスタを用いてボ
    ードテストを実行するために必要な信号を入力するtck
    入力端子と、前記バウンダリスキャンレジスタを用いて
    ボードテストを実行するために必要な信号を入力するtm
    s入力端子と、前記バウンダリスキャンレジスタを用い
    てボードテストを実行するために必要な信号を出力する
    tdo出力端子と、第１制御信号により第１クロック信号
    と前記tck入力端子より入力されるクロック信号とを切
    り替え前記バウンダリスキャンレジスタに第３クロック
    信号として出力する第１選択手段と、前記tdi入力端子
    よりシリアルデータを入力し前記tck入力端子よりクロ
    ック信号を入力し前記tms入力端子より制御シリアル信
    号を入力し前記tdo出力端子にシリアルデータを出力し
    前記第１選択手段に前記第１クロック信号及び前記第１
    制御信号を出力し前記バウンダリスキャンレジスタに第
    ２クロック信号、第２制御信号及び第３制御信号を出力
    する制御手段とを有し、前記バウンダリスキャンレジス
    タは、前記第２制御信号によって前記データ処理実行手
    段もしくは前記入出力端子から入力するデータと前段の
    前記バウンダリスキャンレジスタから出力されるシフト
    データとを選択して出力する第２選択手段と、前記第２
    選択手段の出力を前記第３クロック信号のタイミングで
    保持する第１保持手段と、前記第１保持手段の出力を前
    記第２クロック信号のタイミングで保持する第２保持手
    段と、前記第３制御信号によって前記データ処理実行手
    段もしくは前記入出力端子から入力するデータと前記第
    ２保持手段の出力とを選択して出力する第３選択手段と
    を備え、前記制御手段は、前記入力信号tckと前記入力
    信号tmsにより入力された信号と一定のデータ値とが一
    致するか否かを解読する解読手段と、前記解読手段の解
    読結果に基づいて前記第１選択手段の選択を制御する前
    記第１制御信号を出力する信号出力手段とを備えること
    を特徴とする集積回路。
  3. 【請求項３】 請求項２記載の集積回路において、前記
    解読手段は、前記入力信号tckと前記入力信号tmsにより
    入力された信号と一定のデータ値とが一致しないことを
    解読し、前記解読手段の解読結果に基づいて前記信号出
    力手段は、前記第１選択手段を前記制御手段から出力さ
    れる第１クロック信号に選択する前記第１制御信号を出
    力し、前記制御手段は、シフト動作の場合は前記第２選
    択手段を前段の前記バウンダリスキャンレジスタから出
    力されるシフトデータに選択する前記第２制御信号及び
    前記第１保持手段を動作させる前記第１クロック信号を
    出力し、キャプチャ動作の場合は前記第２選択手段を前
    記データ処理実行手段もしくは前記入出力端子から入力
    するデータに選択する前記第２制御信号及び前記第１保
    持手段を動作させる前記第１クロック信号を出力し、ア
    ップデート動作の場合は前記第２保持手段を動作させる
    前記第２クロック信号及び前記第３選択手段を前記第２
    保持手段の出力に選択する前記第３制御信号を出力する
    ことにより前記バウンダリスキャンレジスタを用いてボ
    ードテストを実施することを特徴とする集積回路。
  4. 【請求項４】 請求項２記載の集積回路において、前記
    解読手段は、前記入力信号tckと前記入力信号tmsにより
    入力された信号と一定のデータ値とが一致することを解
    読し、前記解読手段の解読結果に基づいて前記信号出力
    手段は、前記第１選択手段を前記tck入力端子より入力
    されるクロック信号に選択する前記第１制御信号を出力
    し、前記制御手段は、シフト動作の場合は前記第２選択
    手段を前段の前記バウンダリスキャンレジスタから出力
    されるシフトデータに選択する前記第２制御信号を出力
    し、キャプチャ動作の場合は前記第２選択手段を前記デ
    ータ処理実行手段から入力するデータに選択する前記第
    ２制御信号を出力することにより前記バウンダリスキャ
    ンレジスタを用いてスキャンテストを実施することを特
    徴とする集積回路。
  5. 【請求項５】 故障検査を行うスキャンテストが実行可
    能なデータ処理実行手段と、前記データ処理実行手段へ
    の信号の入出力を行う入出力端子と、前記データ処理実
    行手段と前記各入出力端子との間にあって入出力信号の
    取り込み及び設定を行い各々がチェーン状に接続してデ
    ータをシリアル転送可能であるバウンダリスキャンレジ
    スタと、前記バウンダリスキャンレジスタを用いてボー
    ドテストを実行するために必要な信号を入力するtdi入
    力端子と、前記バウンダリスキャンレジスタを用いてボ
    ードテストを実行するために必要な信号を入力するtck
    入力端子と、前記バウンダリスキャンレジスタを用いて
    ボードテストを実行するために必要な信号を入力するtm
    s入力端子と、前記バウンダリスキャンレジスタを用い
    てボードテストを実行するために必要な信号を出力する
    tdo出力端子と、第１制御信号により第１クロック信号
    と前記tck入力端子より入力されるクロック信号とを切
    り替え前記バウンダリスキャンレジスタに第３クロック
    信号として出力する第１選択手段と、第２制御信号によ
    り第２クロック信号と前記tck入力端子より入力される
    クロック信号とを切り替え前記バウンダリスキャンレジ
    スタに第４クロック信号として出力する第２選択手段
    と、前記tdi入力端子よりシリアルデータを入力し前記t
    ck入力端子よりクロック信号を入力し前記tms入力端子
    より制御シリアル信号を入力し前記tdo出力端子にシリ
    アルデータを出力し前記第１選択手段に前記第１クロッ
    ク信号及び前記第１制御信号を出力し前記第２選択手段
    に前記第２クロック信号及び前記第２制御信号を出力し
    前記バウンダリスキャンレジスタに第３制御信号及び第
    ４制御信号を出力する制御手段とを有し、前記バウンダ
    リスキャンレジスタは、前記第３制御信号によって前記
    データ処理実行手段もしくは前記入出力端子から入力す
    るデータと前段の前記バウンダリスキャンレジスタから
    出力されるシフトデータとを選択して出力する第３選択
    手段と、前記第３選択手段の出力を前記第３クロック信
    号のタイミングで保持する第１保持手段と、前記第１保
    持手段の出力を前記第４クロック信号のタイミングで保
    持する第２保持手段と、前記第４制御信号によって前記
    データ処理実行手段もしくは前記入出力端子から入力す
    るデータと前記第２保持手段の出力とを選択して出力す
    る第４選択手段とを備え、前記制御手段は、前記入力信
    号tckと前記入力信号tmsにより入力された信号と一定の
    データ値とが一致するか否かを解読する解読手段と、前
    記解読手段の解読結果に基づいて前記第１選択手段の選
    択を制御する前記第１制御信号及び前記第２選択手段の
    選択を制御する前記第２制御信号を出力する信号出力手
    段とを備えることを特徴とする集積回路。
  6. 【請求項６】 請求項５記載の集積回路において、前記
    解読手段は、前記入力信号tckと前記入力信号tmsにより
    入力された信号と一定のデータ値とが一致することを解
    読し、前記解読手段の解読結果に基づいて前記信号出力
    手段は、前記第１選択手段を前記tck入力端子より入力
    されるクロック信号に選択する前記第１制御信号及び前
    記第２選択手段を前記tck入力端子より入力されるクロ
    ック信号に選択する前記第２制御信号を出力し、前記制
    御手段は、前記第３選択手段を前段の前記バウンダリス
    キャンレジスタから出力されるシフトデータに選択する
    前記第３制御信号及び前記第４選択手段を前記第２保持
    手段の出力に選択する前記第４制御信号を出力すること
    により前記バウンダリスキャンレジスタを用いてスキャ
    ンテストを実施することを特徴とする集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021001779A (ja) * 2019-06-20 2021-01-07 富士通株式会社 半導体集積回路及び半導体集積回路の試験方法
WO2022088594A1 (zh) * 2020-10-28 2022-05-05 深圳市紫光同创电子有限公司 边界扫描测试方法及存储介质

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