JP3122801B2 - ポインタ処理回路 - Google Patents
ポインタ処理回路Info
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- JP3122801B2 JP3122801B2 JP04263728A JP26372892A JP3122801B2 JP 3122801 B2 JP3122801 B2 JP 3122801B2 JP 04263728 A JP04263728 A JP 04263728A JP 26372892 A JP26372892 A JP 26372892A JP 3122801 B2 JP3122801 B2 JP 3122801B2
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Description
【０００１】
【産業上の利用分野】本発明は、たとえばSONET(Synchr
onous Optical NETwork)等の新同期多重通信において、
伝送路途中の中継装置，多重変換装置等での受信側にお
けるクロックから送信側におけるクロックへの乗換えの
際のポインタ処理に関し、特にメモリスリップの回避を
主眼としたポインタ処理技術に関する。
onous Optical NETwork)等の新同期多重通信において、
伝送路途中の中継装置，多重変換装置等での受信側にお
けるクロックから送信側におけるクロックへの乗換えの
際のポインタ処理に関し、特にメモリスリップの回避を
主眼としたポインタ処理技術に関する。
【０００２】
【従来の技術】新同期多重通信では、１フレーム(125μ
S)の遅延なしに受信データを受信側のクロックから送信
側のクロックに乗り換えて送信データとするためのポイ
ンタ処理を行うが、このために先入れ先出しメモリであ
りまたバッファメモリとしても機能するメモリ（エラス
ティックストア）が用いられる。またこの際、メモリス
リップを防止してフレームのジッタを吸収するために、
受信側クロックと送信側クロックとの位相比較に基づい
てスタッフ制御が行われる。
S)の遅延なしに受信データを受信側のクロックから送信
側のクロックに乗り換えて送信データとするためのポイ
ンタ処理を行うが、このために先入れ先出しメモリであ
りまたバッファメモリとしても機能するメモリ（エラス
ティックストア）が用いられる。またこの際、メモリス
リップを防止してフレームのジッタを吸収するために、
受信側クロックと送信側クロックとの位相比較に基づい
てスタッフ制御が行われる。
【０００３】図１は新同期多重通信においてそのような
処理を行う部分の従来の構成を模式的に示すブロック図
である。
処理を行う部分の従来の構成を模式的に示すブロック図
である。
【０００４】図１において参照符号１にて示されている
メモリ部は上述の先入れ先出しメモリでありまたバッフ
ァメモリとしても機能するメモリであり、通常は入力デ
ータを一旦取り込んで所定の位相差で出力データとして
出力する。このメモリ部１への入力データの書込みは、
1/N・CTR として示されている書込みカウンタ２が受信
側クロックの１クロックにつきＮクロックを発生する書
込みクロックRCK に従って行われる。一方、メモリ部１
からの出力データの読出しは、上述の書込みカウンタ２
と同様に 1/N・CTR として示されている読出しカウンタ
３が送信側クロックの１クロックにつきＮクロックを発
生する読出しクロックSCK に従って行われる。
メモリ部は上述の先入れ先出しメモリでありまたバッフ
ァメモリとしても機能するメモリであり、通常は入力デ
ータを一旦取り込んで所定の位相差で出力データとして
出力する。このメモリ部１への入力データの書込みは、
1/N・CTR として示されている書込みカウンタ２が受信
側クロックの１クロックにつきＮクロックを発生する書
込みクロックRCK に従って行われる。一方、メモリ部１
からの出力データの読出しは、上述の書込みカウンタ２
と同様に 1/N・CTR として示されている読出しカウンタ
３が送信側クロックの１クロックにつきＮクロックを発
生する読出しクロックSCK に従って行われる。
【０００５】参照符号４は位相比較器であり、両カウン
タ２，３が発生する書込みクロックRCK と読出しクロッ
クSCK との位相を比較し、後述する書込み側ウィンドウ
W-WINDOW及び読出し側ウィンドウR-WINDOWを発生してそ
れぞれ書込みカウンタ２及び読出しカウンタ３に与え
る。
タ２，３が発生する書込みクロックRCK と読出しクロッ
クSCK との位相を比較し、後述する書込み側ウィンドウ
W-WINDOW及び読出し側ウィンドウR-WINDOWを発生してそ
れぞれ書込みカウンタ２及び読出しカウンタ３に与え
る。
【０００６】図２のタイミングチャートは、メモリ部１
のメモリ段数Ｍが17、両カウンタ２，３がいずれも1/17
・CTR である場合の最適の動作状態を示している。
のメモリ段数Ｍが17、両カウンタ２，３がいずれも1/17
・CTR である場合の最適の動作状態を示している。
【０００７】図２(a) は書込みカウンタ２が発生する第
０から第16までの書込みクロックRCK を、図２(d) は読
出しカウンタ３が発生する第０から第16までの読出しク
ロックSCK をそれぞれ示している。また、図２(b) は上
述した書込み側ウィンドウW-WINDOWのタイミングを示し
ており、位相比較器４から書込みカウンタ２に与えられ
る書込みクロックRCK の第３クロックから第13クロック
までの期間がアクティブ (ローレベル) になっている。
また、図２(c) は上述した読出し側ウィンドウR-WINDOW
のタイミングを示しており、位相比較器４から読出しカ
ウンタ３に与えられる読出しクロックSCK の第８クロッ
クの期間のみがアクティブ (ハイレベル) になってい
る。
０から第16までの書込みクロックRCK を、図２(d) は読
出しカウンタ３が発生する第０から第16までの読出しク
ロックSCK をそれぞれ示している。また、図２(b) は上
述した書込み側ウィンドウW-WINDOWのタイミングを示し
ており、位相比較器４から書込みカウンタ２に与えられ
る書込みクロックRCK の第３クロックから第13クロック
までの期間がアクティブ (ローレベル) になっている。
また、図２(c) は上述した読出し側ウィンドウR-WINDOW
のタイミングを示しており、位相比較器４から読出しカ
ウンタ３に与えられる読出しクロックSCK の第８クロッ
クの期間のみがアクティブ (ハイレベル) になってい
る。
【０００８】図２(e) は受信データ、即ちメモリ部１に
対する書込みデータのタイミングを、また図２(f) は送
信データ、即ちメモリ部１からの読出しデータのタイミ
ングをそれぞれ示している。書込みデータは、書込みカ
ウンタ２からメモリ部１に与えられる書込みクロックRC
K の17クロック分の期間持続する。通常は前述のよう
に、書込みクロックRCK と読出しクロックSCK とが同期
していてその中央の第８パルスの期間に読出し側ウィン
ドウR-WINDOWがアクティブになるので、この期間に図２
(f) に示されているように読出しパルスが発生される。
そして、この読出しパルスにより書込みデータが読出さ
れることにより、図２(g) に示されているように、読出
しデータが得られる。
対する書込みデータのタイミングを、また図２(f) は送
信データ、即ちメモリ部１からの読出しデータのタイミ
ングをそれぞれ示している。書込みデータは、書込みカ
ウンタ２からメモリ部１に与えられる書込みクロックRC
K の17クロック分の期間持続する。通常は前述のよう
に、書込みクロックRCK と読出しクロックSCK とが同期
していてその中央の第８パルスの期間に読出し側ウィン
ドウR-WINDOWがアクティブになるので、この期間に図２
(f) に示されているように読出しパルスが発生される。
そして、この読出しパルスにより書込みデータが読出さ
れることにより、図２(g) に示されているように、読出
しデータが得られる。
【０００９】換言すれば、書込みデータを17等分した期
間の中央の第８番目の期間を読出しデータとして取り出
すことにより、書込みクロックRCK の内の第０クロック
あるいは第16クロック等の個々のデータの変換点に近い
不確実な部分を読出すことを避けて確実なデータの伝送
を行っている。
間の中央の第８番目の期間を読出しデータとして取り出
すことにより、書込みクロックRCK の内の第０クロック
あるいは第16クロック等の個々のデータの変換点に近い
不確実な部分を読出すことを避けて確実なデータの伝送
を行っている。
【００１０】従って、図２に示されているタイミングチ
ャートでは両カウンタ２, ３がそれぞれ出力する書込み
クロックRCK と読出しクロックSCK との位相は同期して
いるが、同期していない場合には両クロックの位相差を
位相比較器４により検出すれば、メモリ部１への入力デ
ータと出力データとの間のズレを検出することが可能で
ある。このズレの量が前述の図２(c) に示されている読
出し側ウィンドウR-WINDOWが図２(a) に示されている書
込み側ウィンドウW-WINDOW内となるように、または最適
の状態になるように調整するため、メモリ部１からのデ
ータの読出を早めたり(DECREMENT) 、あるいは遅らせた
り(INCREMENT) する制御、即ちスタッフ制御が必要にな
るので、このためのスタッフ制御信号が位相比較器４か
ら出力される。即ち、このデータの受信側クロックから
送信側クロックへの乗換えの際のメモリ部１に対する入
力データの書込みと出力データの読出しとの調整量をス
タッフと称し、入力データとして入力される信号量が出
力データとして出力されている信号量より少ない場合に
ポジティブスタッフ(PSTF)が、逆の場合にネガティブス
タッフ(NSTF)がそれぞれ要求される。
ャートでは両カウンタ２, ３がそれぞれ出力する書込み
クロックRCK と読出しクロックSCK との位相は同期して
いるが、同期していない場合には両クロックの位相差を
位相比較器４により検出すれば、メモリ部１への入力デ
ータと出力データとの間のズレを検出することが可能で
ある。このズレの量が前述の図２(c) に示されている読
出し側ウィンドウR-WINDOWが図２(a) に示されている書
込み側ウィンドウW-WINDOW内となるように、または最適
の状態になるように調整するため、メモリ部１からのデ
ータの読出を早めたり(DECREMENT) 、あるいは遅らせた
り(INCREMENT) する制御、即ちスタッフ制御が必要にな
るので、このためのスタッフ制御信号が位相比較器４か
ら出力される。即ち、このデータの受信側クロックから
送信側クロックへの乗換えの際のメモリ部１に対する入
力データの書込みと出力データの読出しとの調整量をス
タッフと称し、入力データとして入力される信号量が出
力データとして出力されている信号量より少ない場合に
ポジティブスタッフ(PSTF)が、逆の場合にネガティブス
タッフ(NSTF)がそれぞれ要求される。
【００１１】しかし、受信側の書込みクロックRCK また
は送信側の読出しクロックSCK が瞬断したような場合に
は、図３のタイミングチャートに示されているように、
書込み側ウィンドウW-WINDOWと読出し側ウィンドウR-WI
NDOWとが同期しないメモリスリップ状態が生じる。この
ようなメモリスリップ状態を回復するために上述のよう
なスタッフ制御が行われるが、 SONETの規格ではスタッ
フ制御を行った後の３フレームはスタッフ制御を行うこ
とが出来ないことになっている。
は送信側の読出しクロックSCK が瞬断したような場合に
は、図３のタイミングチャートに示されているように、
書込み側ウィンドウW-WINDOWと読出し側ウィンドウR-WI
NDOWとが同期しないメモリスリップ状態が生じる。この
ようなメモリスリップ状態を回復するために上述のよう
なスタッフ制御が行われるが、 SONETの規格ではスタッ
フ制御を行った後の３フレームはスタッフ制御を行うこ
とが出来ないことになっている。
【００１２】このため、たとえば図３(a) に示されてい
る書込みクロックRCK と図３(d) に示されている読出し
クロックSCK とが同期しない状態になり、図３(b) に示
されている書込み側ウィンドウW-WINDOWのアクティブの
期間から図３(c) に示されている読出し側ウィンドウR-
WINDOWが外れた場合に、書込み側ウィンドウW-WINDOWの
アクティブの範囲へ読出し側ウィンドウR-WINDOWを移動
させるには、図３(e)に示されているように、最大で７
回のスタッフ制御が必要になる。従って、６回のスタッ
フ制御により24フレームを要し、最後のスタッフ制御に
１フレームを要するので、最大で25フレームの期間は読
出し側へ安定した送信データが出力されない可能性が生
じる。
る書込みクロックRCK と図３(d) に示されている読出し
クロックSCK とが同期しない状態になり、図３(b) に示
されている書込み側ウィンドウW-WINDOWのアクティブの
期間から図３(c) に示されている読出し側ウィンドウR-
WINDOWが外れた場合に、書込み側ウィンドウW-WINDOWの
アクティブの範囲へ読出し側ウィンドウR-WINDOWを移動
させるには、図３(e)に示されているように、最大で７
回のスタッフ制御が必要になる。従って、６回のスタッ
フ制御により24フレームを要し、最後のスタッフ制御に
１フレームを要するので、最大で25フレームの期間は読
出し側へ安定した送信データが出力されない可能性が生
じる。
【００１３】
【発明が解決しようとする課題】ところで、現在ではデ
ータ回線に何らかの障害が生じても不通とはならずに予
備回線への切り換え等により短時間での復旧が社会的に
求められる情勢になっている。このため、上述のような
SONET においては最大で25フレームもの間にわたってメ
モリスリップ状態から回復することが出来ないのでは種
々の問題を生じる。
ータ回線に何らかの障害が生じても不通とはならずに予
備回線への切り換え等により短時間での復旧が社会的に
求められる情勢になっている。このため、上述のような
SONET においては最大で25フレームもの間にわたってメ
モリスリップ状態から回復することが出来ないのでは種
々の問題を生じる。
【００１４】本発明は以上のような事情に鑑みてなされ
たものであり、メモリスリップ状態からの回復を容易且
つ迅速に行い得るポインタ処理回路の提供を目的とす
る。
たものであり、メモリスリップ状態からの回復を容易且
つ迅速に行い得るポインタ処理回路の提供を目的とす
る。
【００１５】
【課題を解決するための手段】図４は本発明に係る新同
期多重通信におけるポインタ処理回路の基本的構成を示
すブロック図である。図４において、参照符号１はメモ
リ部であり、通常は入力データを一旦取り込んで所定の
位相差で出力データとして出力する。このメモリ部１へ
の入力データの書込みは、 1/N・CTR として示されてい
る書込みカウンタ２が受信側クロックの１クロックにつ
きＮクロックを発生する書込みクロックRCK に従って行
われる。
期多重通信におけるポインタ処理回路の基本的構成を示
すブロック図である。図４において、参照符号１はメモ
リ部であり、通常は入力データを一旦取り込んで所定の
位相差で出力データとして出力する。このメモリ部１へ
の入力データの書込みは、 1/N・CTR として示されてい
る書込みカウンタ２が受信側クロックの１クロックにつ
きＮクロックを発生する書込みクロックRCK に従って行
われる。
【００１６】一方、メモリ部１からの出力データの読出
しは、上述の書込みカウンタ２と同様に 1/N・CTR とし
て示されている読出しカウンタ３が送信側クロックの１
クロックにつきＮクロックを発生する読出しクロックSC
K に従って行われる。
しは、上述の書込みカウンタ２と同様に 1/N・CTR とし
て示されている読出しカウンタ３が送信側クロックの１
クロックにつきＮクロックを発生する読出しクロックSC
K に従って行われる。
【００１７】参照符号４は位相比較器であり、両カウン
タ２，３が発生する書込みクロックRCK と読出しクロッ
クSCK との位相を比較し、後述する書込み側ウィンドウ
W-WINDOW及び読出し側ウィンドウR-WINDOWを発生してそ
れぞれ書込みカウンタ２及び読出しカウンタ３に与え
る。以上の参照符号１，２，３，４は図１に示されてい
る従来の装置と同一であるが、本発明のポインタ処理回
路では位相比較器４の構成及び動作が従来とは異なり、
また参照符号５にて示されているメモリスリップ監視部
５が備えられている。
タ２，３が発生する書込みクロックRCK と読出しクロッ
クSCK との位相を比較し、後述する書込み側ウィンドウ
W-WINDOW及び読出し側ウィンドウR-WINDOWを発生してそ
れぞれ書込みカウンタ２及び読出しカウンタ３に与え
る。以上の参照符号１，２，３，４は図１に示されてい
る従来の装置と同一であるが、本発明のポインタ処理回
路では位相比較器４の構成及び動作が従来とは異なり、
また参照符号５にて示されているメモリスリップ監視部
５が備えられている。
【００１８】メモリスリップ監視部５は位相比較器４が
スタッフ制御のために出力するインクリメントまたはデ
クリメントのスタッフ制御信号INCREQまたはDECREQを入
力としてメモリスリップが発生しているか否かを監視す
る。そしてメモリスリップ監視部５は、メモリスリップ
の発生が検出された場合には、両カウンタ２，３及び位
相比較器４に初期状態制御信号PTRRESETを与えてそれら
を初期状態にリセットする。
スタッフ制御のために出力するインクリメントまたはデ
クリメントのスタッフ制御信号INCREQまたはDECREQを入
力としてメモリスリップが発生しているか否かを監視す
る。そしてメモリスリップ監視部５は、メモリスリップ
の発生が検出された場合には、両カウンタ２，３及び位
相比較器４に初期状態制御信号PTRRESETを与えてそれら
を初期状態にリセットする。
【００１９】
【作用】本発明のポインタ処理回路では、書込みカウン
タ２が発生する書込みクロックRCK と読出しカウンタ３
が発生する読出しクロックSCK との位相を位相比較器４
が比較することによりインクリメント要求またはデクリ
メント要求のスタッフ制御信号INCREQまたはDECREQが出
力されるが、このスタッフ制御信号がメモリスリップ監
視部５に与えられることによりメモリスリップが監視さ
れる。そして、メモリスリップが発生した場合にはメモ
リスリップ監視部５から出力される初期状態制御信号PT
RRESETにより両カウンタ２，３が初期状態にリセットさ
れて同期し、１フレームで読出しデータの先頭が確定さ
れ、２フレーム以降は安定する。
タ２が発生する書込みクロックRCK と読出しカウンタ３
が発生する読出しクロックSCK との位相を位相比較器４
が比較することによりインクリメント要求またはデクリ
メント要求のスタッフ制御信号INCREQまたはDECREQが出
力されるが、このスタッフ制御信号がメモリスリップ監
視部５に与えられることによりメモリスリップが監視さ
れる。そして、メモリスリップが発生した場合にはメモ
リスリップ監視部５から出力される初期状態制御信号PT
RRESETにより両カウンタ２，３が初期状態にリセットさ
れて同期し、１フレームで読出しデータの先頭が確定さ
れ、２フレーム以降は安定する。
【００２０】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２１】図５及び図６は本発明に係るポインタ処理
回路の要部、即ち位相比較器４及びメモリスリップ監視
部５それぞれの具体的構成を示す回路図である。
回路の要部、即ち位相比較器４及びメモリスリップ監視
部５それぞれの具体的構成を示す回路図である。
【００２２】位相比較器４の構成を示す図５において、
参照符号20及び30はいずれもデコーダである。デコーダ
20には書込みクロックRCK が入力されており、その第
０, 第１, 第２, 第14, 第15, 第16クロックを出力す
る。またデコーダ30には読出しクロックSCK が入力され
ており、その第９クロックを出力する。
参照符号20及び30はいずれもデコーダである。デコーダ
20には書込みクロックRCK が入力されており、その第
０, 第１, 第２, 第14, 第15, 第16クロックを出力す
る。またデコーダ30には読出しクロックSCK が入力され
ており、その第９クロックを出力する。
【００２３】参照符号41及び42はいずれも３入力のORゲ
ートであり、デコーダ20から出力される書込みクロック
RCK の内の第０, 第１, 第２クロックがORゲート41に、
第14, 第15, 第16クロックがORゲート42にそれぞれ入力
される。従って、書込み側ウィンドウW-WINDOWがアクテ
ィブでない場合にいずれかのORゲート41, 42からハイレ
ベルの信号が出力され、それぞれNANDゲート43, 44に入
力される。
ートであり、デコーダ20から出力される書込みクロック
RCK の内の第０, 第１, 第２クロックがORゲート41に、
第14, 第15, 第16クロックがORゲート42にそれぞれ入力
される。従って、書込み側ウィンドウW-WINDOWがアクテ
ィブでない場合にいずれかのORゲート41, 42からハイレ
ベルの信号が出力され、それぞれNANDゲート43, 44に入
力される。
【００２４】NANDゲート43, 44はいずれも２入力であ
り、それぞれの一方の入力端子には上述のORゲート41,
42の出力信号が入力され、他方の入力端子にはデコーダ
30から出力される読出しクロックSCK の内の第９クロッ
クが入力されている。従って、NANDゲート43では書込み
クロックRCK の第０, 第１, 第２クロックのいずれかと
同時に読出しクロックSCK の第９クロックが出力された
場合にローレベルの信号を出力する。また、NANDゲート
44では書込みクロックRCK の第14, 第15, 第16クロック
のいずれかと同時に読出しクロックSCK の第９クロック
が出力された場合にローレベルの信号を出力する。
り、それぞれの一方の入力端子には上述のORゲート41,
42の出力信号が入力され、他方の入力端子にはデコーダ
30から出力される読出しクロックSCK の内の第９クロッ
クが入力されている。従って、NANDゲート43では書込み
クロックRCK の第０, 第１, 第２クロックのいずれかと
同時に読出しクロックSCK の第９クロックが出力された
場合にローレベルの信号を出力する。また、NANDゲート
44では書込みクロックRCK の第14, 第15, 第16クロック
のいずれかと同時に読出しクロックSCK の第９クロック
が出力された場合にローレベルの信号を出力する。
【００２５】参照符号45及び46はいずれもR-S(リセット
セット) フリップフロップである。R-Sフリップフロッ
プ45の負論理のセット端子ＳにはNANDゲート43の出力信
号が、負論理のリセット端子Ｒには後述する ANDゲート
49の出力信号が与えられており、 R-Sフリップフロップ
46の負論理のセット端子ＳにはNANDゲート44の出力信号
が、負論理のリセット端子Ｒには後述する ANDゲート49
の出力信号が与えられている。
セット) フリップフロップである。R-Sフリップフロッ
プ45の負論理のセット端子ＳにはNANDゲート43の出力信
号が、負論理のリセット端子Ｒには後述する ANDゲート
49の出力信号が与えられており、 R-Sフリップフロップ
46の負論理のセット端子ＳにはNANDゲート44の出力信号
が、負論理のリセット端子Ｒには後述する ANDゲート49
の出力信号が与えられている。
【００２６】従って、両 R-Sフリップフロップ45, 46は
それぞれNANDゲート43, 44の出力信号がローレベルであ
る場合にセットされ、出力端子Ｑからハイレベルの信号
をそれぞれ出力する。これらの R-Sフリップフロップ45
のハイレベルの出力信号はインクリメント要求信号INCR
EQであり、 R-Sフリップフロップ46からのハイレベルの
出力信号はデクリメント要求信号DECREQである。なお、
参照符号47は２入力のORゲートであり、両 R-Sフリップ
フロップ45, 46のいずれかからハイレベルの信号が出力
されている場合に、換言すればインクリメント要求信号
INCREQまたはデクリメント要求信号DECREQのいずれかが
出力されている場合にハイレベルの信号INCDECを出力す
る。
それぞれNANDゲート43, 44の出力信号がローレベルであ
る場合にセットされ、出力端子Ｑからハイレベルの信号
をそれぞれ出力する。これらの R-Sフリップフロップ45
のハイレベルの出力信号はインクリメント要求信号INCR
EQであり、 R-Sフリップフロップ46からのハイレベルの
出力信号はデクリメント要求信号DECREQである。なお、
参照符号47は２入力のORゲートであり、両 R-Sフリップ
フロップ45, 46のいずれかからハイレベルの信号が出力
されている場合に、換言すればインクリメント要求信号
INCREQまたはデクリメント要求信号DECREQのいずれかが
出力されている場合にハイレベルの信号INCDECを出力す
る。
【００２７】参照符号48は２入力のNANDゲートであり、
一方の入力端子には新同期多重通信の各フレームに１回
含まれているH2バイトのタイミング(8ｋタイミング) で
ハイレベルの信号が入力され、他方の入力端子には上述
のORゲート47の出力信号INCDECが入力されている。従っ
て、このNANDゲート49は各受信データの各フレームの１
回のH2バイトのタイミングでインクリメント要求信号IN
CREQまたはデクリメント要求信号DECREQのいずれかが出
力されている場合にローレベルの信号を出力する。
一方の入力端子には新同期多重通信の各フレームに１回
含まれているH2バイトのタイミング(8ｋタイミング) で
ハイレベルの信号が入力され、他方の入力端子には上述
のORゲート47の出力信号INCDECが入力されている。従っ
て、このNANDゲート49は各受信データの各フレームの１
回のH2バイトのタイミングでインクリメント要求信号IN
CREQまたはデクリメント要求信号DECREQのいずれかが出
力されている場合にローレベルの信号を出力する。
【００２８】参照符号49は２入力の ANDゲートであり、
一方の入力端子には上述のNANDゲート48の出力信号が、
他方の入力端子にはメモリスリップ監視部５から出力さ
れる後述する初期状態制御信号PTRRESETがそれぞれ入力
される。従って、この ANDゲート49は上述のNANDゲート
48がローレベルの信号を出力している場合、または初期
状態制御信号PTRRESETがローレベルである場合にローレ
ベルの信号を出力し、これが前述の両 R-Sフリップフロ
ップ45, 46の負論理のリセット端子Ｒに与えられるた
め、両 R-Sフリップフロップ45, 46はリセットされる。
一方の入力端子には上述のNANDゲート48の出力信号が、
他方の入力端子にはメモリスリップ監視部５から出力さ
れる後述する初期状態制御信号PTRRESETがそれぞれ入力
される。従って、この ANDゲート49は上述のNANDゲート
48がローレベルの信号を出力している場合、または初期
状態制御信号PTRRESETがローレベルである場合にローレ
ベルの信号を出力し、これが前述の両 R-Sフリップフロ
ップ45, 46の負論理のリセット端子Ｒに与えられるた
め、両 R-Sフリップフロップ45, 46はリセットされる。
【００２９】メモリスリップ監視部５の構成を示す図６
において、参照符号51は２入力のORゲートであり、それ
ぞれの入力端子には前述の位相比較器４から出力される
インクリメント要求信号INCREQ及びデクリメント要求信
号DECREQがそれぞれ入力されている。また、参照符号52
は２入力の ANDゲートであり、それぞれの入力端子には
前述の位相比較器４から出力されるインクリメント要求
信号INCREQ及びデクリメント要求信号DECREQがそれぞれ
入力されている。
において、参照符号51は２入力のORゲートであり、それ
ぞれの入力端子には前述の位相比較器４から出力される
インクリメント要求信号INCREQ及びデクリメント要求信
号DECREQがそれぞれ入力されている。また、参照符号52
は２入力の ANDゲートであり、それぞれの入力端子には
前述の位相比較器４から出力されるインクリメント要求
信号INCREQ及びデクリメント要求信号DECREQがそれぞれ
入力されている。
【００３０】参照符号53, 54はいずれもＤフリップフロ
ップであり、Ｄフリップフロップ53のデータ入力端子Ｄ
にはORゲート51の出力信号が、クロック端子Ｃには読出
しクロックSCK がそれぞれ入力されている。またＤフリ
ップフロップ54のデータ入力端子Ｄには ANDゲート52の
出力信号が、クロック端子Ｃには読出しクロックSCKが
それぞれ入力されている。
ップであり、Ｄフリップフロップ53のデータ入力端子Ｄ
にはORゲート51の出力信号が、クロック端子Ｃには読出
しクロックSCK がそれぞれ入力されている。またＤフリ
ップフロップ54のデータ入力端子Ｄには ANDゲート52の
出力信号が、クロック端子Ｃには読出しクロックSCKが
それぞれ入力されている。
【００３１】従って、Ｄフリップフロップ53は読出しク
ロックSCK の立下がりに同期してORゲート51の出力信号
をラッチして出力する。換言すれば、Ｄフリップフロッ
プ53はインクリメント要求信号INCREQまたはデクリメン
ト要求信号DECREQのいずれかがハイレベルであればハイ
レベルの信号を出力する。また、Ｄフリップフロップ54
は読出しクロックSCK の立下がりに同期して ANDゲート
52の出力信号をラッチして出力する。換言すれば、Ｄフ
リップフロップ54はインクリメント要求信号INCREQ及び
デクリメント要求信号DECREQが同時にハイレベルであれ
ばハイレベルの信号を出力する。
ロックSCK の立下がりに同期してORゲート51の出力信号
をラッチして出力する。換言すれば、Ｄフリップフロッ
プ53はインクリメント要求信号INCREQまたはデクリメン
ト要求信号DECREQのいずれかがハイレベルであればハイ
レベルの信号を出力する。また、Ｄフリップフロップ54
は読出しクロックSCK の立下がりに同期して ANDゲート
52の出力信号をラッチして出力する。換言すれば、Ｄフ
リップフロップ54はインクリメント要求信号INCREQ及び
デクリメント要求信号DECREQが同時にハイレベルであれ
ばハイレベルの信号を出力する。
【００３２】Ｄフリップフロップ53の出力信号は２入力
の ANDゲート55の一方の入力端子に与えられているが、
この ANDゲート55の他方の入力端子にはハイレベルでア
クティブであるポインタ値即時変更要求フラグNDF-en(N
ew Data Flag-enable)が与えられている。従って、 AND
ゲート55はORゲート51の出力信号がハイレベルで且つポ
インタ値即時変更要求フラグNDF-enがアクティブである
場合にハイレベルの信号を出力する。
の ANDゲート55の一方の入力端子に与えられているが、
この ANDゲート55の他方の入力端子にはハイレベルでア
クティブであるポインタ値即時変更要求フラグNDF-en(N
ew Data Flag-enable)が与えられている。従って、 AND
ゲート55はORゲート51の出力信号がハイレベルで且つポ
インタ値即時変更要求フラグNDF-enがアクティブである
場合にハイレベルの信号を出力する。
【００３３】この ANDゲート55の出力信号は２入力の N
ORゲート56の一方の入力端子に与えられているが、その
他方の入力端子には前述のＤフリップフロップ54の出力
信号が与えられている。従って、 NORゲート56は ANDゲ
ート55の出力信号またはＤフリップフロップ54の出力信
号のいずれかがハイレベルであればローレベルの信号を
出力する。
ORゲート56の一方の入力端子に与えられているが、その
他方の入力端子には前述のＤフリップフロップ54の出力
信号が与えられている。従って、 NORゲート56は ANDゲ
ート55の出力信号またはＤフリップフロップ54の出力信
号のいずれかがハイレベルであればローレベルの信号を
出力する。
【００３４】NORゲート56の出力信号は２入力のORゲー
ト57の一方の入力端子に与えられているが、その他方の
入力端子には２入力のORゲート59の出力信号が与えられ
ている。ORゲート59の一方の入力端子には読出しクロッ
クSCK が、他方の負論理の入力端子には受信データの各
１フレームに１回のH1バイトのタイミング(8ｋタイミン
グ) でハイレベルになる信号が入力されている。従っ
て、このORゲート59は読出しクロックSCK がローレベル
であり且つH1バイトのタイミングでない場合にローレベ
ルの信号を出力する。
ト57の一方の入力端子に与えられているが、その他方の
入力端子には２入力のORゲート59の出力信号が与えられ
ている。ORゲート59の一方の入力端子には読出しクロッ
クSCK が、他方の負論理の入力端子には受信データの各
１フレームに１回のH1バイトのタイミング(8ｋタイミン
グ) でハイレベルになる信号が入力されている。従っ
て、このORゲート59は読出しクロックSCK がローレベル
であり且つH1バイトのタイミングでない場合にローレベ
ルの信号を出力する。
【００３５】従って、ORゲート57は NORゲート56の出力
信号がローレベルであり且つORゲート59の出力信号がロ
ーレベルである場合にのみローレベルの信号を出力して
２入力の ANDゲート58の一方の入力端子に与える。この
ANDゲート58の他方の入力端子には装置全体のローアク
ティブのリセット信号Power on Resetが与えられている
ので、このリセット信号Power on ResetまたはORゲート
57の出力信号のいずれかがローレベルであれば、 ANDゲ
ート58の出力信号であるローアクティブの初期状態制御
信号PTRRESETがローレベルになる。
信号がローレベルであり且つORゲート59の出力信号がロ
ーレベルである場合にのみローレベルの信号を出力して
２入力の ANDゲート58の一方の入力端子に与える。この
ANDゲート58の他方の入力端子には装置全体のローアク
ティブのリセット信号Power on Resetが与えられている
ので、このリセット信号Power on ResetまたはORゲート
57の出力信号のいずれかがローレベルであれば、 ANDゲ
ート58の出力信号であるローアクティブの初期状態制御
信号PTRRESETがローレベルになる。
【００３６】この ANDゲート58の出力信号である初期状
態制御信号PTRRESETは前述のように位相比較器４の AND
ゲート49の他方の入力端子に与えられている他、書込み
カウンタ２及び読出しカウンタ３にも与えられており、
それぞれをリセットする。
態制御信号PTRRESETは前述のように位相比較器４の AND
ゲート49の他方の入力端子に与えられている他、書込み
カウンタ２及び読出しカウンタ３にも与えられており、
それぞれをリセットする。
【００３７】以上を要約すると、メモリスリップ監視部
５にポインタ値即時変更要求フラグNDF-enとインクリメ
ント要求信号INCREQまたはデクリメント要求信号DECREQ
とが与えられている場合にメモリスリップの発生が検出
され、またインクリメント要求信号INCREQとデクリメン
ト要求信号DECREQとが同時に与えられている場合にもメ
モリスリップの発生が検出され、初期状態制御信号PTRR
ESETがメモリスリップ監視部５から出力される。そし
て、初期状態制御信号PTRRESETがメモリスリップ監視部
５から出力されると、位相比較器４では R-Sフリップフ
ロップ45及び46が共にリセットされると共に、書込みカ
ウンタ２及び読出しカウンタ３がリセットされて初期状
態になる。
５にポインタ値即時変更要求フラグNDF-enとインクリメ
ント要求信号INCREQまたはデクリメント要求信号DECREQ
とが与えられている場合にメモリスリップの発生が検出
され、またインクリメント要求信号INCREQとデクリメン
ト要求信号DECREQとが同時に与えられている場合にもメ
モリスリップの発生が検出され、初期状態制御信号PTRR
ESETがメモリスリップ監視部５から出力される。そし
て、初期状態制御信号PTRRESETがメモリスリップ監視部
５から出力されると、位相比較器４では R-Sフリップフ
ロップ45及び46が共にリセットされると共に、書込みカ
ウンタ２及び読出しカウンタ３がリセットされて初期状
態になる。
【００３８】このような構成の本発明のポインタ処理回
路では受信側の書込みクロックRCKまたは送信側の読出
しクロックSCK が瞬断したような場合には、図７のタイ
ミングチャートに示されているように動作する。
路では受信側の書込みクロックRCKまたは送信側の読出
しクロックSCK が瞬断したような場合には、図７のタイ
ミングチャートに示されているように動作する。
【００３９】書込み側ウィンドウW-WINDOWと読出し側ウ
ィンドウR-WINDOWとが同期しないメモリスリップ状態が
生じると、即ちたとえば図７(a) に示されている書込み
クロックRCK と図７(d) に示されている読出しクロック
SCK とが同期しない状態になり、図７(b) に示されてい
る書込み側ウィンドウW-WINDOWのアクティブの期間から
図７(c) に示されている読出し側ウィンドウR-WINDOWが
通常の破線の位置から外れて実線の位置に移動する。
ィンドウR-WINDOWとが同期しないメモリスリップ状態が
生じると、即ちたとえば図７(a) に示されている書込み
クロックRCK と図７(d) に示されている読出しクロック
SCK とが同期しない状態になり、図７(b) に示されてい
る書込み側ウィンドウW-WINDOWのアクティブの期間から
図７(c) に示されている読出し側ウィンドウR-WINDOWが
通常の破線の位置から外れて実線の位置に移動する。
【００４０】このような状態に陥った場合には、図７
(f) に示されている書込みデータの境界部分に図７(c)
に示されている読出し側ウィンドウR-WINDOWが位置する
ため、読出しデータは図７(g) に示されているように不
確定な状態になる。
(f) に示されている書込みデータの境界部分に図７(c)
に示されている読出し側ウィンドウR-WINDOWが位置する
ため、読出しデータは図７(g) に示されているように不
確定な状態になる。
【００４１】このような状態は位相比較器４により検出
され、インクリメント要求信号INCREQまたはデクリメン
ト要求信号DECREQが出力される。これがメモリスリップ
監視部５に入力されるので、メモリスリップ監視部５は
初期状態制御信号PTRRESETを出力して位相比較器４及び
書込みカウンタ２，読出しカウンタ３に与える。
され、インクリメント要求信号INCREQまたはデクリメン
ト要求信号DECREQが出力される。これがメモリスリップ
監視部５に入力されるので、メモリスリップ監視部５は
初期状態制御信号PTRRESETを出力して位相比較器４及び
書込みカウンタ２，読出しカウンタ３に与える。
【００４２】初期状態制御信号PTRRESETが与えられるこ
とにより、受信データの次のフレームで両カウンタ２，
３はリセットされ、また位相比較器４からのインクリメ
ント要求信号INCREQ，デクリメント要求信号DECREQの出
力も停止される。これにより、図７(e) に示されている
ように、読出し側ウィンドウR-WINDOWは図７(b) に示さ
れている書込み側ウィンドウW-WINDOWの範囲内にいどう
するため、その次のフレーム以降は安定したデータの読
出しが行われる。
とにより、受信データの次のフレームで両カウンタ２，
３はリセットされ、また位相比較器４からのインクリメ
ント要求信号INCREQ，デクリメント要求信号DECREQの出
力も停止される。これにより、図７(e) に示されている
ように、読出し側ウィンドウR-WINDOWは図７(b) に示さ
れている書込み側ウィンドウW-WINDOWの範囲内にいどう
するため、その次のフレーム以降は安定したデータの読
出しが行われる。
【００４３】
【発明の効果】以上に詳述したように、従来のSONET で
はメモリスリップ発生時には最大で25フレーム後に送信
データが安定していたが、本発明のポインタ処理回路に
よれば最大でも２フレーム後には送信データが安定す
る。
はメモリスリップ発生時には最大で25フレーム後に送信
データが安定していたが、本発明のポインタ処理回路に
よれば最大でも２フレーム後には送信データが安定す
る。
【図１】新同期多重通信においてポインタ処理を行う部
分の従来の構成を模式的に示すブロック図である。
分の従来の構成を模式的に示すブロック図である。
【図２】新同期多重通信においてメモリ部のメモリ段数
Ｍが17、両カウンタがいずれも1/17・CTR である場合の
最適の動作状態を示すタイミングチャートである。
Ｍが17、両カウンタがいずれも1/17・CTR である場合の
最適の動作状態を示すタイミングチャートである。
【図３】図２の状態からメモリスリップ状態が生じた場
合の動作状態を示すタイミングチャートである。
合の動作状態を示すタイミングチャートである。
【図４】本発明の新同期多重通信におけるポインタ処理
回路の基本的構成を示すブロック図である。
回路の基本的構成を示すブロック図である。
【図５】本発明のポインタ処理回路の位相比較器の具体
的構成を示す回路図である。
的構成を示す回路図である。
【図６】本発明のポインタ処理回路のメモリスリップ監
視部の具体的構成を示す回路図である。
視部の具体的構成を示す回路図である。
【図７】本発明のポインタ処理回路のメモリスリップ時
の動作状態を示すタイミングチャートである。
の動作状態を示すタイミングチャートである。
１ メモリ部 ２ 書込みカウンタ ３ 読出しカウンタ ４ 位相比較器 ５ メモリスリップ監視部 RCK 書込みクロック SCK 読出しクロック DECREQ デクリメント要求信号 INCREQ インクリメント要求信号 PTRRESET 初期状態制御信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/06
Claims (1)
- 【請求項１】 入力データの各ビットの期間をＮ分割し
た書込みクロック(RCK) 及び読出しクロック(SCK) をそ
れぞれ発生する書込みカウンタ(2) 及び読出しカウンタ
(3) と、入力データの各ビットを前記書込みクロック(R
CK) のＮクロックで複数の領域に分割して記憶するメモ
リ部(1) と、該メモリ部(1) に複数領域に分割されて記
憶されている各ビットの実質的に中央の領域を読出すべ
く前記読出しクロック(SCK) を同期させるための制御信
号(INCREQ, DECREQ)を前記両クロック(RCK, SCK)の位相
差に基づいて発生する位相比較器(4) とを備えたポイン
タ処理回路において、 前記位相比較器(4) から前記制御信号(INCREQ, DECREQ)
が出力された場合に、前記両カウンタ(2, 3)及び前記位
相比較器(4) を初期化するリセット信号(PTRRESET)を発
生するメモリスリップ監視部(5) を備えたことを特徴と
するポインタ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04263728A JP3122801B2 (ja) | 1992-10-01 | 1992-10-01 | ポインタ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04263728A JP3122801B2 (ja) | 1992-10-01 | 1992-10-01 | ポインタ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120939A JPH06120939A (ja) | 1994-04-28 |
| JP3122801B2 true JP3122801B2 (ja) | 2001-01-09 |
Family
ID=17393482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04263728A Expired - Fee Related JP3122801B2 (ja) | 1992-10-01 | 1992-10-01 | ポインタ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122801B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120039B2 (ja) * | 1986-11-14 | 1995-12-20 | 富士写真フイルム株式会社 | 感光性組成物 |
-
1992
- 1992-10-01 JP JP04263728A patent/JP3122801B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120939A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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