KR100231693B1 - Au신호 처리 회로 및 au신호 자동 인식 방법 - Google Patents
Au신호 처리 회로 및 au신호 자동 인식 방법 Download PDFInfo
- Publication number
- KR100231693B1 KR100231693B1 KR1019960064701A KR19960064701A KR100231693B1 KR 100231693 B1 KR100231693 B1 KR 100231693B1 KR 1019960064701 A KR1019960064701 A KR 1019960064701A KR 19960064701 A KR19960064701 A KR 19960064701A KR 100231693 B1 KR100231693 B1 KR 100231693B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- pointer
- buffer
- buffers
- signal processing
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
광대역 회선분배장치(BDCS; Broadband Digital Cross-connect System) 및 동기식 ADM(Add-Drop Multiplexer)장치와 같은 동기식 전송시스템에서 STM-N 신호내의 AU 신호는 AU3, AU4 또는 AU4-4c 중 하나이거나 이들이 혼용되어 포함되어 있으므로 수신되는 STM-N에 포함된 AU 신호의 종류가 바뀌더라도 특별한 제어 조치 없이도 자동적으로 AU 신호의 종류를 인식하여 처리할 필요가 있으며, 이에 본 발명에서는 AU3 신호처리를 기본으로 하여 AU 신호 종류가 바뀔 경우 이들 자동 인식 AU4 또는 AU4-4c 신호처리 체계로 회로가 변경되어 외부의 별도 제어 없이도 중단없는 AU 신호처리가 이루어지도록 한다. 이를 실현하기 위해서 AU 신호형태 자동 인식회로와, AU 포인터버퍼, 그리고 AU 형태에 따른 버퍼제어방법을 구현한 제어회로를 구성하였다.
Description
본 발명의 목적은 AU 신호 단위의 회선 분배 또는 그 이하의 신호 분기 및 삽입 기능이 요구되는 동기식 전송장비에서 AU 신호 프레임 정렬 및 AU 신호 스위칭 등을 수행하는데 있어서 AU 신호 형태가 천이되어 수신되는 경우, AU3에서 AU4 또는 AU4-4c로 신호형태가 바뀌는 경우 이를 자동적으로 인식하고 그에 따라 모든 AU 신호 처리절차가 자동적으로 AU 신호 형태에 맞게 신속하게 처리될 수 있도록 하는데 있다.
본 발명은 AU 신호처리 회로 및 AU 신호 자동 인식방법에 관한 것으로서, 보다 구체적으로는 동기식 전송 시스템에서 STM-N 신호내의 AU3 신호처리를 기본으로 하여 AU 신호 종류가 바뀔 경우 이를 자동 인식하여 AU4 또는 AU4-4c 신호처리 체계로 회로를 변경시켜 외부의 별도 제어 없이도 중단없는 AU 신호처리를 하기 위한 AU 신호처리 회로 및 신호 자동인식 방법에 관한 것이다.
광대역 회선분배장치(BDCS; Broadband Digital Cross-connect System) 및 동기식 ADM(Add-Drop Multiplexer)장치와 같은 동기식 전송시스템에서 STM-M 신호내의 AU 신호 프레임 정렬 기능 등을 수행하는 AU 신호처리기는 AU 신호 형태에 따라 별도의 회로를 구성하여 처리하고 있으며, 또 별도의 제어를 통해 AU 신호형태에 따른 AU 신호처리를 하고 있으며, 이로인해 AU 신호형태 별로 별도의 처리회로를 가지고 있고 AU 신호형태 천이시 걸리는 시간지연을 감수하고 있다.
종래기술에서 AU 신호처리기는 AU 신호형태에 따라 별도의 회로를 구성하여 처리함으로써 AU 신호형태가 자주 변경되는 환경, 즉 회선분재장치 등에서는 별도의 제어를 통해 AU 신호처리를 하고 있으며 이로 인해 AU 신호형태 별로 처리회로를 별도로 구성해야 하고 AU 신호형태 천이시 시간 지연이 상당히 발생하는 문제점을 가지고 있다.
따라서, 본 발명에서는 AU 신호형태가 중간에 바뀌더라도 이를 자동적으로 인식하고 공통의 AU 포인터 버퍼를 두고 AU 포인터 버퍼를 AU 신호형태에 맞춰 동작할 수 있는 버퍼 제어방법의 해결하였다.
제1도는 본 발명을 적용한 예시도.
제2도는 AU 신호 프레임 구조도.
제3도는 본 발명의 AU 신호처리 회로도.
제4도는 본 발명에 따른 AU 신호 형태 자동인식 흐름도.
제5도는 AU 신호 형태에 따른 버퍼제어 방법을 나타낸 도면.
제6도는 제5도의 방법에서의 타이밍도.
상기 목적을 달성하기 위한 본 발명은, 광대역 회선분배장치(BDCS; Broadband Digital Cross-connect System) 및 동기식 ADM(Add-Drop Multiplexer)장치와 같은 동기식 전송시스템에서 STM-N 신호내의 AU 신호를 처리하는 AU 신호처리기에 있어서, 동기식 전송장비에서 STM-N 신호 프레임에 포함된 AU 신호 처리회로에 있어서, 수신되는 AU 신호 형태가 천이될 때 이 신호 형태를 인식하여 인식한 결과를 포인터 버퍼에 전달하는 다수개의 포인터 해석기와; 상기 포인터 해석기로부터 추출된 수신 AU3 데이터와 VC3 프레임 옵셋을 포인터 해석기의 타이밍에 따라 버퍼에 쓰는 AU3 신호를 기본으로 하여 동작하는 AU 포인터 버퍼와; 상기 다수개의 버퍼에 저장된 AU 신호를 읽기 타이밍으로 읽어 출력하는 포인터 형성기로 구성되는 하나의 특징이 있다.
또한, 본 발명의 다른 특징은, 상기 다수개의 포인터 버퍼 중 첫번째 버퍼는, 입력되는 첫번째 버퍼 제어신호에 따라 상기 포인터 해석기에서 출력되는 데이터를 저장한 후, 상기 포인터 형성기로부터 입력되는 읽기 타이밍에 따라 그 데이터를 출력하고, 그 버퍼 상태신호를 출력하는 버퍼와; 상기 첫번째 포인터와 나머지 포인터 버퍼로부터 입력되는 각 버퍼 상태신호를 받아 첫번째 포인터 버퍼와 나머지 포인터 버퍼를 제어하기 위한 버퍼 제어신호를 출력하는 버퍼제어회로로 구성된 것이다.
그리고 상기 나머지 포인터 버퍼는 상기 버퍼제어회로에서 각각 출력된 제어신호를 받아 해당 포인터 버퍼의 상태신호를 출력한다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명이 적용되는 예시도이다.
그 구성은, STM-N 신호를 수신하여 역다중하는 STM-N 신호 수신/역다중부(100)와, 본 발명인 동기식 전송장비내의 AU 신호 처리기(200)에서는 상기 STM-N신호를 처리한 후 내부에 다중되어 있는 AU 신호를 AU 신호 형태에 따라 자동적으로 이를 감지하여 신속하게 AU 신호 형태에 맞춰 신호를 처리할 수 있도록 하기 위해서 적용한다.
제2도는 AU 신호 프레임 구조이다.
제2도에 도시된 바와 같이, AU 신호 프레임은 AU 포인터(70)와 AU 페이로드(80)로 구성되고, AU 페이로드(80)는 VCn(n=3, 4, 4-4c) 데이터로 이루어지며, AU 포인터(70)는 VCn(n=3, 4, 4-4c) 데이터의 어드레스 정보를 가지고 있다.
AU 신호 형태의 구분은 SS 비트(85)와 포인터 워드(90)로서 구분하는데, SS 비트(85)는 동기식 전송 반식의 차이만 구분하는데 SS="10"이면 ITU-T에서 동기식 전송계위를 국제 표준으로 정한 SDH 방식(즉 AU 신호 포함)을 나타내며, SS="00"이면 북미 표준인 SONET 방식을 나타낸다. 여기서는 SS 비트가 "10"인 경우만을 대상으로 설명하기로 한다.
AU 신호 형태가 AU3인 경우, 즉 AU 페이드로가 VC3인 경우 AU 포인터워드(90)가 각각 유효한 값(PU=0∼782)을 지니고 있으며, AU4와 AU4-4c인 경우는, 첫번째 AU 포인터 위치의 워드값만 정상적인 값(NDF="1001" 또는 "0110", SS="10", PU=0∼782인 값 - 이를 NORM이라 함)을 가지며 나머지 포인터 위치에는 "1001ss1111111111"(이를 CONC이라 함)의 값을 갖게 된다.
따라서 수신되는 AU 포인터 워드(90)을 해석하여, 제4도에서와 같이, 수신 AU#n(n=1∼12)를 해석한 결과 NORM 상태를 유지하면 AU3로 인식(411, 415, 416)하며, 첫번째 포인터 워드만 3프레임 연속 NORM 상태이고 나머지 2개의 포인터 워드가 CONC 상태이면 AU4로 인식(412, 422, 432, 442)하며, 첫번째 포인터 워드만 NORM 상태이고 나머지 11개의 포인터 워드가 CONC 상태(413, 423, 433, 443)이면 AU4-4c로 인식한다.
제4도의 해석 PW#n(n=1∼12)에서는 수신 AU#n을 해석하여 3가지 상태(NORM 산태, CONC 상태, ALARM 상태)로 분리한다. 본 발명에서는 NORM 상태와 CONC 상태만을 이용한다.
제3도는 본 발명의 AU 신호 처리 회로의 구성도이다.
제3도에서 도시된 바와 같이, 포인터 해석기(PI)(210)에서는 상기와 같은 AU 신호형태 인시동작을 수행하며, 그 결과를 포인터 버퍼(PB#1∼PB#12)(220A∼220L) 각각에 전달한다.
포인터 버퍼(220A∼220L)은 AU3 신호를 기본으로 동작하는데, 포인터 해석기(210)에서 추출된 수신 VC3 데이터와 VC3 프레임 옵셋을 수신 포인터 해석기(210)이 타이밍에 따라 버퍼(221A)에 쓰게 되며, 쓰여진 데이터를 포인터 형성기(PG)(230)의 읽기 타이밍에 따라 읽혀져 출력한다.
여기서, AU3을 기준으로 하여 포인터 버퍼(220)의 크기를 16바이트로 하면, AU4에 대해서는 16×3=48바이트가 요구되며, AU4-4c일 경우의 버퍼 크기는 48×4=192바이트가 요구된다.
본 발명에서 이들 버퍼들은 AU3 신호 기준으로 동작함으로 16바이트 크기의 포인터 버퍼(220)가 각각 따로 동작하여 수행하고 있다.
만일 수신 AU 신호형태가 AU3에서 AU4로 천이하는 경우를 설명하면, 16바이트 크기의 버퍼가 똑같은 타이밍으로 동일하게 동작하여 마치 48바이트 크기의 버퍼 1개가 동작하고 있는 것처럼 해야한다.
이를 위해 본 발명에서는 제5도와 같은 버퍼제어 방법에 따라 회로를 구성하고 있다.
마찬가지로 수신 AU 신호형태가 AU4-4c로 동작할 경우도 192바이트 크기의 버퍼가 1개로 동작하는 것처럼 버퍼를 제어할 필요가 있다.
제5도는 여러개의 버퍼가 동일한 제어에 의해 하나의 버퍼와 같이 동작하도록 하기 위한 방법이다.
제6도는 상기 제5도의 방법에서의 타이밍도를 나타낸다.
버퍼의 동작에 필요한 요소로는, 입력되는 데이터와, 이를 쓰게 하는 쓰기클럭 및 쓰기 어드레스와, 출력되는 데이터와, 이를 읽게 하는 읽기 클럭과 읽기 어드레스가 필수적이다.
이외에 버퍼에 가해지는 요소는 버퍼의 상태를 초기화시키는 버리 리셋신호(R1∼R12; 각 PB의 버퍼 제어신호)와 버퍼상태를 감시하여 이상 유무를 판별하는 버퍼 상태신호(S1∼S12; 각 PB의 버퍼 상태신호)가 있다.
따라서 여러개의 버퍼의 동작을 하나로 통일하기 위해서는 상기의 요소들을 제어할 필요가 있다.
즉 버퍼에 가해지는 쓰기 및 읽기 클럭, 어드레스, 버퍼 리셋신호, 버퍼 상태신호가 동일하게 움직여야만 된다.
이를 위해 AU3로 동작하는 경우는 별도의 조처없이 버퍼를 동작하도록 하며, AU4로 동작하는 경우는 첫번째 버퍼에 가해지는 요소를, 즉 클럭, 어드레스, 리셋신호를 나머지 3개의 버퍼에도 똑같이 적용한다.
이때 첫번째 버퍼에서 감시된 상태신호를 기준으로 4개의 버퍼를 제어한다.
마찬가지로 AU4-4c 신호로 동작하는 경우 첫번째 버퍼에 가해지는 요소, 즉 클럭, 어드레스, 리셋신호는 다른 11개의 버퍼에도 동일하게 적용하며, 이때에도 첫번째 버퍼에서 감시된 버퍼 상태신호만을 12개 버퍼 전체에 적용한다.
본 발명을 통해서 AU 신호형태가 혼재되어 수신되는 AU 신호처리기에 있어서 별도의 외부 제어없이도 자동적으로 형태 변화를 인식하여 중단없이 연속하여 AU 신호를 처리함으로써 별도의 AU 형태에 따른 별도의 처리회로 구성이 필요없으며, AU 신호형태의 천이에 따른 시간 지연을 최소화할 수 있다.
Claims (5)
- 동기식 전송장비에서 STM-N 신호 프레임에 포함된 AU 신호처리회로에 있어서 수신되는 AU 신호형태가 천이될 때 이 신호형태를 인식하여 인식한 결과를 포인터 버퍼에 전달하는 다수개의 포인터 해석기와; 상기 포인터 해석기로부터 추출된 수신 AU3 데이터와 VC3 프레임 옵셋을 포인터 해석기의 타이밍에 따라 버퍼에 쓰는 AU3 신호를 기본으로 동작하는 AU 포인터 버퍼와; 상기 다수개의 포인터 버퍼에 저장된 AU 신호를 읽기 타이밍으로 읽어 출력하는 포인터 형성기로 구성된 것을 특징으로 하는 AU 신호처리회로.
- 제1항에 있어서, 상기 다수개의 포인터 버퍼 중 첫번째 버퍼는, 입력되는 첫번째 버퍼 제어신호에 따라 상기 포인터 해석기에서 출력되는 데이터를 저장한 후, 상기 포인터 형성기로부터 입력되는 읽기 타이밍에 따라 그 데이터를 출력하고, 그 버퍼 상태신호를 출력하는 버퍼와; 상기 첫번째 포인터 버퍼와 나머지 포인터 버퍼로부터 입력되는 각 버퍼 상태신호를 받아 첫번째 포인터 버퍼와 나머지 포인터 버퍼를 제어하기 위한 버퍼 제어신호를 출력하는 버퍼제어회로로 구성된 것을 특징으로 하는 AU 신호처리회로.
- 제2항에 있어서, 나머지 포인터 버퍼는 상기 버퍼 제어회로에서 각각 출력된 제어신호를 받아 해당 포인터 버퍼의 상태신호를 출력하는 것을 특징으로 하는 AU 신호처리회로.
- 제1항에 있어서, 상기 포인터 버퍼는 상기 포인터 해석기에서 수신된 AU 신호형태가 AU3 신호일 때 3개의 포인터 버퍼를 각각 NORM와 CONC 및 ALARM 상태로 동작하도록 제어하고, AU4 신호일 때 4개의 버퍼를 첫번째 버퍼에 가해지는 읽기 클럭, 어드레스, 버스 리셋신호, 버퍼 상태신호 요소를 하나의 버퍼로 동시에 동작하도록 제어하며, AU4-4c 신호일 때 첫번째 버퍼에 가해지는 클럭, 어드레스, 리셋신호를 11개의 버퍼에 동일하게 적용하며 첫번째 버퍼에서 감시된 버퍼상태 신호만을 12개의 버퍼 전체에 적용하는 12개의 버퍼가 하나의 버퍼로 동작하도록 제어하는 것을 특징으로 하는 AU 신호처리회로.
- STM-N 신호내의 AU 신호를 수신하기 위한 포인터 해석기를 구비하는 AU 신호처리회로의 AU 신호 인식 방법에 있어서, 수신되는 AU 포인터 워드를 해석하여 모두 정상적인 값을 가지고 NORM 상태를 유지하면 AU3 신호로 인식하고, 첫번째 포인터 워드만 NORM 상태이고 나머지 2개의 포인터 워드가 CONC 상태이면 AU4로 인식하며, 첫번째 포인터 워드만 NORM 상태이고 나머지 11개의 포인터 워드가 CONC 상태이면 AU4-4c로 인식하는 것을 특징으로 하는 AU 신호 자동 인식 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960064701A KR100231693B1 (ko) | 1996-12-12 | 1996-12-12 | Au신호 처리 회로 및 au신호 자동 인식 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960064701A KR100231693B1 (ko) | 1996-12-12 | 1996-12-12 | Au신호 처리 회로 및 au신호 자동 인식 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980046376A KR19980046376A (ko) | 1998-09-15 |
KR100231693B1 true KR100231693B1 (ko) | 1999-11-15 |
Family
ID=19487402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960064701A KR100231693B1 (ko) | 1996-12-12 | 1996-12-12 | Au신호 처리 회로 및 au신호 자동 인식 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100231693B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100312227B1 (ko) * | 1999-07-31 | 2001-11-03 | 윤종용 | 동기식디지털계위 전송장비 제어방법 |
-
1996
- 1996-12-12 KR KR1019960064701A patent/KR100231693B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980046376A (ko) | 1998-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5418783A (en) | Common channel signal extraction/insertion device | |
HU219747B (hu) | Eljárás szinkronizálásra | |
US5144623A (en) | System for receiving and processing hdlc frames on a time division multiplex pcm type link, especially for a data switch | |
WO2003001360A3 (en) | First-in, first-out memory system and method thereof | |
JP3290534B2 (ja) | パスプロテクションスイッチ装置 | |
KR100231693B1 (ko) | Au신호 처리 회로 및 au신호 자동 인식 방법 | |
JPH07135673A (ja) | クロスコネクト装置 | |
EP1189477A3 (en) | Bit-rate-independent optical cros-connect device in optical transmission system | |
US7162553B1 (en) | Correlating high-speed serial interface data and FIFO status signals in programmable logic devices | |
US4967410A (en) | Method of multiplexing digital signals and apparatus therefor | |
US6208648B1 (en) | Network element and input/output device for a synchronous transmission system | |
EP0504710A1 (en) | Cross-point type switch using common memories | |
US5325354A (en) | Synchronous terminal station receiving system | |
US7940651B2 (en) | Momentary-disconnection-free switching device | |
US5305322A (en) | Phase alignment circuit for stuffed-synchronized TDM transmission system with cross-connect function | |
US5319637A (en) | Synchronous control method in plurality of channel units and circuit using said method | |
JPH11275039A (ja) | タイムスロット・アサインメント回路 | |
JP5233569B2 (ja) | クロスコネクト方法及びクロスコネクト装置 | |
US5235603A (en) | System for determining loss of activity on a plurality of data lines | |
JPH0652952B2 (ja) | 光時分割多重通話路構成方式 | |
KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
KR100383130B1 (ko) | 분산 제어 시스템에 사용되는 스위치 소자 | |
JP4190972B2 (ja) | Sdh伝送装置 | |
US5629935A (en) | Signal multiplexing apparatus using multiconnection | |
CA2229335A1 (en) | Network element and input/output device for a synchronous transmission system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090810 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |