CN212364988U - 先入先出存储器及存储装置 - Google Patents

Abstract

本申请涉及一种先入先出存储器及存储装置，所述先入先出存储器包括：存储单元，多个所述存储单元的输出均连接于同一节点；所述存储单元包括存储子单元、选择器和驱动器，所述选择器的输入连接于多个存储子单元的输出，所述驱动器的输入连接于所述选择器的输出，所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据。本申请中使得多个存储单元的输出均连接的数据线的长度减短，在保证先入先出存储器的数据传输能力的同时，减小了先入先出存储器的数据传输延时，从而有效地提高了先入先出存储器的数据传输的效率。

Description

先入先出存储器及存储装置

技术领域

本实用新型涉及集成电路领域，特别是涉及一种先入先出存储器及存储装置。

背景技术

寄存器堆结构是计算机体系结构中常用的数据结构，主要运用于两种不同的体系间的数据传输。用寄存器堆结构进行数据传输技术包括先入先出寄存器队列结构。先入先出寄存器(First In First Out，FIFO)队列在数据传输的过程中，当输入与输出两边进行时，可以实现数据的边进边出。

在存储装置的电路设计中，由于数据的写操作一般具有较长的延时，为了提高存储装置中写入数据的效率，一般采用FIFO队列来存储写操作的地址。随着存储装置的数据存储容量及性能的不断提高，对数据读写的速度要求越来越高。然而，存储装置中利用FIFO队列传输的数据位数越大，导致数据写操作的延时越长，从而影响了数据传输的效率并降低存储装置中数据写入的效率。如何进一步减少FIFO队列中输出数据的延时，成为提高数据传输效率及提高存储装置的数据写入效率急需解决的关键问题之一。

实用新型内容

基于此，有必要针对上述背景技术中的技术问题提供一种能够提高数据传输效率的先入先出存储器及存储装置。

为了实现上述目的及其他目的，本申请的第一方面提供了一种先入先出存储器，包括：

存储单元，多个所述存储单元的输出均连接于同一节点；

所述存储单元包括存储子单元、选择器和驱动器，所述选择器的输入连接于多个存储子单元的输出，所述驱动器的输入连接于所述选择器的输出，所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据。

于上述实施例中的先入先出存储器中，通过设置选择器的输入连接于多个存储子单元的输出，并设置驱动器的输入连接于所述选择器的输出，使得所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据，使得多个存储单元的输出均连接的数据线的长度减短，在保证先入先出存储器的数据传输能力的同时，减小了先入先出存储器的数据传输延时，从而有效地提高了先入先出存储器的数据传输的效率。

在其中一个实施例中，所述多个存储子单元的数据输入端均连接于同一数据信号线，便于通过一数据信号线对多个存储子单元输入数据，可以在简化电路结构的同时提高数据传输的效率。

在其中一个实施例中，所述选择器的控制端均连接于同一选择时钟线，便于通过一选择时钟线向不同的选择器的控制端输入控制信号，可以在简化电路结构的同时提高信号传输的效率。

在其中一个实施例中，所述第一指针信号由第一计数器电路产生，所述第二指针信号由第二计数器电路产生，所述第一计数器电路和所述第二计数器电路的驱动时钟频率相同，以便于设置先入先出存储器的输入数据与输出数据保持一致的传输速率，以实现数据的边进边出。

在其中一个实施例中，所述第一计数器电路和所述第二计数器电路的计数周期值相同，便于设置先入先出存储器的输入数据与输出数据的传输的字节的位数一致，使得先入先出存储器输出的数据与输入的数据一致，以保证数据传输的准确性。

在其中一个实施例中，所述第一计数器电路包括：

第一计数器，用于对基准时钟信号的时钟周期计数，所述第一计数器的计数周期值与所述存储子单元的总数相等；

第一指针信号发生器，与所述第一计数器连接，用于生成第一指针信号。

于上述实施例中的先入先出存储器中，通过设置第一计数器对基准时钟信号的时钟周期计数，并设置所述第一计数器的计数周期值与所述存储子单元的总数相等，可以使得第一指针信号发生器基于所述第一计数器的计数值依次生成第一指针信号，以依次驱动不同的存储子单元接收存储数据，实现数据的串行输入。通过设置第一计数器对基准时钟信号的时钟周期计数，便于后续设置先入先出存储器以相同的基准驱动数据输出，使得输入数据与输出数据的传输速率一致。

在其中一个实施例中，所述第一指针信号包括数量与所述计数周期值相等的子输入时钟信号；其中，各所述子输入时钟信号为异步时钟信号，使得各子输入时钟信号能够依次驱动不同的存储子单元接收存储数据，实现数据的串行输入。

在其中一个实施例中，所述第二计数器电路包括：

第二计数器，用于对基准时钟信号的时钟周期计数，所述第二计数器的计数周期值与所述存储子单元的总数相等；

第二指针信号发生器，与所述第二计数器连接，用于生成第二指针信号。

于上述实施例中的先入先出存储器中，通过设置第二计数器对基准时钟信号的时钟周期计数，并设置所述第二计数器的计数周期值与所述存储子单元的总数相等，可以使得第二指针信号发生器基于所述第二计数器的计数值依次生成第二指针信号，以依次驱动不同的驱动器输出数据，实现数据的串行输出。通过设置第二计数器对基准时钟信号的时钟周期计数，便于设置先入先出存储器以与第一指针信号的基准时钟信号相同的基准驱动数据输出，使得输出数据与输入数据的传输速率一致。

在其中一个实施例中，所述第二指针信号包括数量与所述计数周期值相等的输出时钟触发信号，所述输出时钟触发信号用于驱动一驱动器输出存储数据。

在其中一个实施例中，所述的先入先出存储器还包括节点存储单元，所述节点存储单元的输入连接于所述同一节点，使得节点存储单元能够储存或缓存驱动器输出的数据。

在其中一个实施例中，所述存储子单元及/或所述节点存储单元包括触发器、锁存器及寄存器中的一种或多种。

本申请的第二方面提供了一种存储装置，包括如任一本申请实施例中所述的先入先出存储器，用于存储写操作的地址。

于上述实施例中的存储装置中，通过设置选择器的输入连接于多个存储子单元的输出，并设置驱动器的输入连接于所述选择器的输出，使得所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据，使得多个存储单元的输出均连接的数据线的长度减短，在保证存储装置中先入先出存储器的数据传输能力的同时，减少了存储装置中先入先出存储器的数据传输延时，从而有效地提高了存储装置的数据传输的效率。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请第一实施例中提供的一种先入先出存储器的结构框图。

图2为本申请第二实施例中提供的一种先入先出存储器的结构框图。

图3为本申请第三实施例中提供的一种先入先出存储器的结构框图。

图4为本申请第四实施例中提供的一种先入先出存储器的结构框图。

图5为本申请第五实施例中提供的一种先入先出存储器中的第一计数器电路的结构框图。

图6为本申请第六实施例中提供的一种先入先出存储器中的第二计数器电路的结构框图。

图7为本申请第七实施例中提供的一种先入先出存储器的结构框图。

图8为本申请第八实施例中提供的一种先入先出存储器的电路原理图。

图9为本申请第九实施例中提供的一种先入先出存储器的电路原理图。

图10为一种先入先出存储器的电路原理图。

图11为本申请第十实施例中提供的一种先入先出存储器的第一指针信号的时序示意图。

图12为本申请第十一实施例中提供的一种先入先出存储器的第二指针信号的时序示意图。

附图标记说明：

100、存储单元；10、存储子单元；20、选择器；30、驱动器；40、第一计数器电路；41、第一计数器；42、第一指针信号发生器；50、第二计数器电路；51、第二计数器；52、第二指针信号发生器；60、节点存储单元；61、锁存器；101、第一存储单元；102、第二存储单元。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

请参考图1，在本申请的一个实施例中提供的一种先入先出存储器中，包括多个存储单元100，各存储单元100的输出均连接于同一节点O；存储单元100包括存储子单元10、选择器20和驱动器30，选择器20的输入连接于多个存储子单元10的输出，驱动器30的输入连接于选择器20的输出，存储子单元10在第一指针信号Fifo_in驱动下接收存储数据Data，驱动器30在第二指针信号Fifo_out驱动下输出所述存储数据。

作为示例，请继续参考图1，先入先出存储器包括n个存储单元100，各存储单元100的输出均连接于同一节点O；一个存储单元100包括m个存储子单元10、选择器20和驱动器30，一个存储单元100中的各存储子单元10的输出均连接于选择器20的输入，驱动器30的输入连接于选择器20的输出；其中，m为整数，m大于或等于1，n为整数，n大于或等于1；各存储子单元10在第一指针信号Fifo_in驱动下接收存储数据Data，各驱动器30在第二指针信号Fifo_out驱动下输出所述存储数据。

具体地，于上述实施例中的先入先出存储器中，通过设置选择器20的输入连接于多个存储子单元10的输出，并设置驱动器30的输入连接于选择器20的输出，使得存储子单元10在第一指针信号Fifo_in驱动下接收存储数据Data，驱动器30在第二指针信号Fifo_out驱动下输出所述存储数据，使得多个存储单元100的输出均连接的数据线Data_Lout的长度减短，在保证先入先出存储器的数据传输能力的同时，减小了先入先出存储器的数据传输延时，从而有效地提高了先入先出存储器的数据传输的效率。

进一步地，在本申请的一个实施例中，请参考图2，多个存储子单元10的数据输入端均连接于同一数据信号线Data_Lin，便于通过数据信号线Data_Lin对多个存储子单元10输入数据Data，可以在简化电路结构的同时提高数据传输的效率。

进一步地，在本申请的一个实施例中，请参考图3，选择器20的控制端均连接于同一选择时钟线Out_pre，便于通过选择时钟线Out_pre向不同的选择器20的控制端输入控制信号，可以在简化电路结构的同时提高信号传输的效率。

进一步地，在本申请的一个实施例中，请参考图4，第一指针信号Fifo_in由第一计数器电路40产生，第二指针信号Fifo_out由第二计数器电路50产生，第一计数器电路40和第二计数器电路50的驱动时钟频率相同，以便于设置先入先出存储器的输入数据与输出数据保持一致的传输速率，以实现数据的边进边出。

进一步地，在本申请的一个实施例中，请继续参考图4，第一计数器电路40和第二计数器电路50的计数周期值相同，便于设置先入先出存储器的输入数据与输出数据的传输的字节的位数一致，使得先入先出存储器输出的数据与输入的数据一致，以保证数据传输的准确性。

进一步地，在本申请的一个实施例中，请参考图5，第一计数器电路40包括第一计数器41及第一指针信号发生器42，第一计数器41用于对基准时钟信号的时钟周期计数，第一计数器41的计数周期值与所述存储子单元的总数相等；第一指针信号发生器42与第一计数器41连接，用于生成第一指针信号Fifo_in。

具体地，于上述实施例中的先入先出存储器中，通过设置第一计数器41对基准时钟信号的时钟周期计数，并设置第一计数器41的计数周期值与所述存储子单元的总数相等，可以使得第一指针信号发生器42基于所述第一计数器41的计数值依次生成第一指针信号Fifo_in，以依次驱动不同的存储子单元接收存储数据，实现数据的串行输入。通过设置第一计数器对基准时钟信号的时钟周期计数，便于后续设置先入先出存储器以相同的基准驱动数据输出，使得输入数据与输出数据的传输速率一致。

进一步地，在本申请的一个实施例中，所述第一指针信号包括数量与所述计数周期值相等的子输入时钟信号；其中，各所述子输入时钟信号为异步时钟信号，使得各子输入时钟信号能够依次驱动不同的存储子单元接收存储数据，实现数据的串行输入。

进一步地，在本申请的一个实施例中，请参考图6，第二计数器电路50包括第二计数器51及第二指针信号发生器52，第二计数器51用于对基准时钟信号的时钟周期计数，第二计数器51的计数周期值与所述存储子单元的总数相等；第二指针信号发生器52与第二计数器51连接，用于生成第二指针信号Fifo_out。

具体地，于上述实施例中的先入先出存储器中，通过设置第二计数器51对基准时钟信号的时钟周期计数，并设置第二计数器51的计数周期值与所述存储子单元的总数相等，可以使得第二指针信号发生器52基于第二计数器51的计数值依次生成第二指针信号Fifo_out，以依次驱动不同的驱动器输出数据，实现数据的串行输出。通过设置第二计数器51对基准时钟信号的时钟周期计数，便于设置先入先出存储器以与第一指针信号的基准时钟信号相同的基准驱动数据输出，使得输出数据与输入数据的传输速率一致。

进一步地，在本申请的一个实施例中，所述第二指针信号包括数量与所述计数周期值相等的输出时钟触发信号，所述输出时钟触发信号用于驱动一驱动器输出存储数据。

进一步地，在本申请的一个实施例中，请参考图7，所述的先入先出存储器还包括节点存储单元60，节点存储单元60的输入连接于所述同一节点O，使得节点存储单元60能够储存或缓存驱动器30输出的数据。

进一步地，在本申请的一个实施例中，所述存储子单元及/或所述节点存储单元包括触发器、锁存器及寄存器中的一种或多种。

作为示例，在本申请的一个实施例中，请参考图8，先入先出存储器包括4个第一存储单元101，各第一存储单元101的输出均连接于同一节点O；第一存储单元101包括2个存储子单元10、选择器20和驱动器30，一个第一存储单元101中的各存储子单元10的输出均连接于选择器20的输入，驱动器30的输入连接于选择器20的输出；各存储子单元10在第一指针信号Fifo_in驱动下接收存储数据Data_in_new，各驱动器30在第二指针信号Fifo_out驱动下输出所述存储数据；驱动器30的输出均连接于第一数据输出信号线Data_out_new1。

进一步地，在本申请的一个实施例中，请继续参考图8，所述节点存储单元包括锁存器61，锁存器61的输入连接于节点O，锁存器61用于储存或缓存各驱动器30输出的数据。

作为示例，在本申请的一个实施例中，请参考图9，与图8中所示实施例的区别在于所述的先入先出存储器除了包括4个第一存储单元101之外，还包括第二存储单元102，第二存储单元102包括1个存储子单元10及驱动器30，驱动器30的输入连接于存储子单元10的输出，驱动器30在第二指针信号Fifo_out驱动下输出存储数据；驱动器30的输出均连接于第二数据输出信号线Data_out_new2。

图10为一种FIFO寄存器队列的结构示意图，各驱动器30的输出均连接于数据输出信号线Data_out。对比图9与图10可以明显地发现，在传输相同字节数的数据的情况下，图9中的第二数据输出信号线Data_out_new2的长度明显短于图10中的数据输出信号线Data_out的长度。因此，在相同的输入信号传输速率及相同的传输字节长度的情况下，图9中的寄存器装置的数据传输延时明显小于图10中FIFO寄存器队列的数据传输延时。

作为示例，请参考图9、图11及图12，结合具体的时序示意图来简述本申请的工作原理。第一计数器41对基准时钟信号Fifo_in_clk的时钟周期计数，第一计数器41的计数周期值与存储子单元10的总数相等为9；第一指针信号发生器42与第一计数器41连接，用于生成第一指针信号Fifo_in，第一指针信号Fifo_in包括数量与所述计数周期值相等的子输入时钟信号，如图11所示，第一指针信号Fifo_in包括Fifo_in<0>、Fifo_in<1>、Fifo_in<2>、Fifo_in<3>、Fifo_in<4>、Fifo_in<5>、Fifo_in<6>、Fifo_in<7>及Fifo_in<8>共9个异步的子输入时钟信号。第一指针信号发生器42在第一计数器41的计数值为0时生成第一子输入时钟信号Fifo_in<0>；第一指针信号发生器42在第一计数器41的计数值为1时生成第二子输入时钟信号Fifo_in<1>；第一指针信号发生器42在第一计数器41的计数值为2时生成第三子输入时钟信号Fifo_in<2>；第一指针信号发生器42在第一计数器41的计数值为3时生成第四子输入时钟信号Fifo_in<3>；第一指针信号发生器42在第一计数器41的计数值为4时生成第五子输入时钟信号Fifo_in<4>；第一指针信号发生器42在第一计数器41的计数值为5时生成第六子输入时钟信号Fifo_in<5>；第一指针信号发生器42在第一计数器41的计数值为6时生成第七子输入时钟信号Fifo_in<6>；第一指针信号发生器42在第一计数器41的计数值为7时生成第八子输入时钟信号Fifo_in<7>；第一指针信号发生器42在第一计数器41的计数值为8时生成第九子输入时钟信号Fifo_in<8>；使得各子输入时钟信号能够依次驱动不同的存储子单元接收存储数据，实现数据的串行输入。第二计数器51对基准时钟信号Fifo_out_clk的时钟周期计数，第二计数器51的计数周期值与存储子单元10的总数相等为9；第二指针信号发生器52与第二计数器51连接，用于生成第二指针信号Fifo_out，第二指针信号Fifo_out包括第一子输出时钟信号Fifo_out<0>、第二子输出时钟信号Fifo_out<1>、第三子输出时钟信号Fifo_out<2>、第四子输出时钟信号Fifo_out<3>及第八子输出时钟信号Fifo_out<8>；其中，第一子输出时钟信号Fifo_out<0>、第二子输出时钟信号Fifo_out<1>、第三子输出时钟信号Fifo_out<2>及第四子输出时钟信号Fifo_out<3>在第二计数器51的一个计数周期内均包括两个同步的输出时钟触发信号，且第八子输出时钟信号Fifo_out<8>在第二计数器51的一个计数周期内包括一个输出时钟触发信号；即，第二指针信号Fifo_out包括9个输出时钟触发信号。图12中的输出时钟触发信号可以为一个上升沿波形或一个脉冲波形。在第二计数器51的一个计数周期内，选择器20的控制端输入的时钟选择信号Out_pre为低电平时，图9中驱动器30依次将Fifo_in<0>、Fifo_in<2>、Fifo_in<4>及Fifo_in<6>驱动输入的存储数据输出；在第二计数器51的一个计数周期内，选择器20的控制端输入的时钟选择信号Out_pre为高电平时，图9中驱动器30依次将Fifo_in<1>、Fifo_in<3>、Fifo_in<5>、Fifo_in<7>及Fifo_in<8>驱动输入的存储数据输出，从而实现了数据的异步输出。

进一步地，在本申请的一个实施例中提供了一种存储装置，包括如任一本申请实施例中所述的先入先出存储器，用于存储写操作的地址。通过设置选择器的输入连接于多个存储子单元的输出，并设置驱动器的输入连接于所述选择器的输出，使得所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据，使得多个存储单元的输出均连接的数据线的长度减短，在保证存储装置中先入先出存储器的数据传输能力的同时，减少了存储装置中先入先出存储器的数据传输延时，从而有效地提高了存储装置的数据传输的效率。

关于上述实施例中的存储装置的具体限定可以参见上文中对于先入先出存储器的限定，在此不再赘述。

请注意，上述实施例仅出于说明性目的而不意味对本实用新型的限制。

上述实施例中提供的存储装置包括但不局限于DRAM，SDRAM，SRAM，DDR SDRAM，DDR2 SDRAM，DDR3 SDRAM，DDR4 SDRAM，LPDDR4SDRAM，DDR5 SDRAM，LPDDR5 SDRM，GDDR5SDRAM，GDDR6 SDRAM，PRAM，MRAM，RRAM。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种先入先出存储器，其特征在于，包括：

存储单元，多个所述存储单元的输出均连接于同一节点；

所述存储单元包括存储子单元、选择器和驱动器，所述选择器的输入连接于多个存储子单元的输出，所述驱动器的输入连接于所述选择器的输出，所述存储子单元在第一指针信号驱动下接收存储数据，所述驱动器在第二指针信号驱动下输出所述存储数据。

2.根据权利要求1所述的先入先出存储器，其特征在于，所述多个存储子单元的数据输入端均连接于同一数据信号线。

3.根据权利要求1所述的先入先出存储器，其特征在于，所述选择器的控制端均连接于同一选择时钟线。

4.根据权利要求1-3任一项所述的先入先出存储器，其特征在于，所述第一指针信号由第一计数器电路产生，所述第二指针信号由第二计数器电路产生，所述第一计数器电路和所述第二计数器电路的驱动时钟频率相同。

5.根据权利要求4所述的先入先出存储器，其特征在于，所述第一计数器电路和所述第二计数器电路的计数周期值相同。

6.根据权利要求5所述的先入先出存储器，其特征在于，所述第一计数器电路包括：

第一计数器，用于对基准时钟信号的时钟周期计数，所述第一计数器的计数周期值与所述存储子单元的总数相等；

第一指针信号发生器，与所述第一计数器连接，用于生成第一指针信号。

7.根据权利要求6所述的先入先出存储器，其特征在于，所述第一指针信号包括数量与所述计数周期值相等的子输入时钟信号；

其中，各所述子输入时钟信号为异步时钟信号。

8.根据权利要求5所述的先入先出存储器，其特征在于，所述第二计数器电路包括：

第二计数器，用于对基准时钟信号的时钟周期计数，所述第二计数器的计数周期值与所述存储子单元的总数相等；

第二指针信号发生器，与所述第二计数器连接，用于生成第二指针信号。

9.根据权利要求8所述的先入先出存储器，其特征在于，所述第二指针信号包括数量与所述计数周期值相等的输出时钟触发信号，所述输出时钟触发信号用于驱动一驱动器输出存储数据。

10.根据权利要求1-3任一项所述的先入先出存储器，其特征在于，还包括：节点存储单元，所述节点存储单元的输入连接于所述同一节点。

11.根据权利要求10所述的先入先出存储器，其特征在于，所述存储子单元及/或所述节点存储单元包括触发器、锁存器及寄存器中的一种或多种。

12.一种存储装置，其特征在于，包括：

如权利要求1-11任一项所述的先入先出存储器，用于存储写操作的地址。

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