JP3558564B2 - データ転送回路及びデータ転送回路を搭載するマイクロコンピュータ - Google Patents
データ転送回路及びデータ転送回路を搭載するマイクロコンピュータ Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、マイクロコンピュータ等に用いられるデータ転送回路に関し、特に、クロック信号及び制御信号によって制御され、入力されるデータ信号に応じた信号を出力し、それを保持することが可能なデータ保持回路に関する。
【0002】
【従来の技術】
半導体集積回路は、例えば、中央処理装置(以下、CPUと称する)、メモリ、ディジタル・シグナル・プロセッサ(以下、DSPと称する)等がある。
【0003】
これらCPU、メモリ、DSP等をいくつか組み合わせてマイクロコンピュータとして使用することができる。また、これらのいくつかを1つの半導体チップに集積してなるワンチップマイクロコンピュータと呼ばれるものもある。
【0004】
マイクロコンピュータは、一般的に、クロック信号に同期して動作し、演算情報、格納すべき情報やアドレス情報といったデータをデジタル信号として内蔵されたメモリやCPUへ、バス等の多数の信号配線を用いて転送している。また、マイクロコンピュータは、例えば外部の周辺装置から自身へ入力されるデータを確実に取り込むために、データ転送回路を有する。
【0005】
データ転送回路は、マイクロコンピュータに入力されるデータやマイクロコンピュータから出力すべきデータを一時的に格納して、格納したデータの情報に応じた電位レベルの信号を、データとして出力し、それを維持するものである。データ転送回路を有することで、データの伝達に用いられる信号配線や、マイクロコンピュータに内蔵された内部回路が1つのデータの転送に使用されている時間を短くすることができる。また、データを受信すべき内部回路にタイミングよくデータを転送することができる。このため、データ転送回路は、マイクロコンピュータのようにデジタル信号のデータを扱う半導体集積回路においては、動作の高速化や誤動作を防止した高性能化を実現するのに不可欠なものである。
【0006】
データ転送回路は、タイミングよくデータを格納したり、転送したりするため、クロック信号と制御信号によって制御されている。つまり、データ転送回路は、制御信号として、データの格納を許可する信号に応じて動作が制御され、クロック信号の立ち下がりあるいは立ち上がりといった所定の方向への電位レベルの遷移に同期して、データを格納する。このようにすることで、制御信号により確実にデータの格納が行なえ、クロック信号により他の内部回路との同期をとることができる。
【0007】
【発明が解決しようとする課題】
近年においては、半導体集積回路は高速化や高性能化の他に低消費電力化が望まれている。これは、携帯型の電子機器の普及によることや、家庭電気製品への半導体集積回路の利用増加に伴う消費者ニーズによることによるところが大きい。高速化に対して、マイクロコンピュータは、入力されたクロック信号(ここでは通常用クロック信号と称する)に対して、さらにマイクロコンピュータ内部で分周して通常用クロック信号の1/n周期(ただし、nは2以上の正の整数)で1周期となるような高速用クロック信号を生成し、高速用クロック信号に同期して内部回路を動作させている。あるいは、マイクロコンピュータに、既に高速用クロック信号に相当するクロック信号が入力されることもある。
【0008】
しかしながら、高速用クロック信号を用いると、マイクロコンピュータにおいて、この高速用クロック信号に伴って動作する各内部回路の動作もn倍に増加するため、この動作に伴う消費電力が増加することとなる。
【0009】
このため、高速化と低消費電力化とを両立するために、マイクロコンピュータにおいては、通常用クロック信号と高速用クロック信号とを選択的に利用することが考えられる。つまり、高速動作を要求された時に、これを把握して高速モードに設定し、高速用クロック信号を内部回路の動作用として用いるものである。高速動作を要求されていない時、あるいはスタンバイ状態の時に、これを把握して通常モードに設定し、通常用クロック信号を内部回路の動作用として用いるものである。
【0010】
しかしながら、高速用クロック信号により各内部回路の動作が高速化するのにともない、高性能化を維持するためにはデータの転送タイミングをより綿密に制御しなければならない。これには、データを転送する信号配線の配線抵抗や配線容量によるデータの遅延を充分考慮して対応しなければならない。
【0011】
前述したように、データ転送回路はクロック信号と制御信号により動作が制御されるようになっている。このため、低消費電力化に伴ってクロック信号の供給を選択的に行なって、制御信号が供給されているときにのみデータ格納するようにクロック信号を供給するようにすると、高速用クロック信号に応じて動作する際に、信号配線の配線抵抗や配線容量により制御信号の伝達されるタイミングが遅延すると、格納すべきデータを正しく格納できなくなってしまう。また、このような問題を避けるために、高速用クロック信号の電位レベルの遷移に応じて常時動作するようにすると、消費電力の低減を求めることを妨げることとなる。
【0012】
本発明は、上記問題点を解決し、高速化と低消費電力化とを両立させたデータ転送回路を実現することを目的とする。
【0013】
また、本願発明は、機能が低減することなく、回路素子数の増加を極力低減して本発明のデータ転送回路を実現することを、他の目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明のデータ転送回路に講じた手段は、クロック信号及び制御信号によって制御され、入力されるデータ信号に応じた信号を出力し、それを保持可能なデータ転送回路において、クロック端子、データ端子、及び出力端子を有し、クロック端子に入力される信号の所定の方向への電位レベルの遷移に応じて、データ端子に入力される信号の電位レベルに基づく電位レベルの出力信号を出力端子から出力し、それを保持する保持回路と、所定の周期でクロック信号の電位レベルが遷移する第1のモードと第1のモードにおける所定の周期より短い周期で電位レベルが遷移する第2のモードとを電位レベルにより指示する指示信号の電位レベルに応じて、一方は制御信号に応じた電位レベルとなる信号を、他方は所定の電位レベルとなる信号を、それぞれクロック制御信号及びデータ制御信号として出力する制御回路と、クロック制御信号の電位レベルに応じて、クロック信号に応じた信号あるいは制御信号に応じた信号を第1の転送信号としてクロック端子へ転送する第1の転送回路と、データ制御信号の電位レベルに応じて、データ信号に応じた信号あるいは出力端子から出力される信号をに応じた信号を第2の転送信号としてデータ端子へ転送する第2の転送回路と、を有するようにしたことである。
【0015】
また、本発明のデータ転送回路は、さらに、保持回路及び第2の転送回路を、複数のデータ信号の数に応じた数準備し、第1の転送信号を、準備された保持回路それぞれのクロック端子に転送し、データ制御信号を、準備された第2の転送回路それぞれに与えるようにすること、あるいは制御信号を、保持回路へのデータ信号の転送の許可を指示する第1の電位レベルと、保持回路へのデータ信号の転送の禁止を指示する第2の電位レベルとが設定可能とし、第1の電位レベルの期間を、各モードにおけるクロック信号の周期に基づくようにすることを講じてもよい。
【0016】
【発明の実施の形態】
本発明のデータ転送回路についてを、図面を用いて以下に詳細に説明する。なお、本発明においては、ワンチップマイコンに内蔵されたデータ転送回路を前提として説明する。図1は、本発明の第1の実施の形態におけるデータ転送回路1を示す回路図である。
【0017】
図1において、データ転送回路1は、制御回路10、第1の転送回路であるANDゲート20、第2の転送回路30、及び保持回路であるD型フリップフロップ回路40(以下、FF回路40と称する)から構成されている。
【0018】
図1において、制御回路10は2つの2入力1出力のORゲート12と14から構成されている。ORゲート12の一方の入力端子には、制御信号として、データ転送回路に対して入力されるデータの新たな格納あるいは格納済みデータの保持を指示するための信号、例えば、書込み信号WEが入力されている。ORゲート12の他方の入力端子には、指示信号として、高速動作を要求されていない時(つまり、通常動作状態)あるいはスタンバイ状態の通常動作モードか、高速動作を要求されている高速動作状態の高速動作モードかを指示するモード指示信号HSPが、その電位レベルを反転されて入力されている。
【0019】
また、ORゲート14の一方の入力端子には、書込み信号WEが入力されている。ORゲート14の他方の入力端子には、モード指示信号HSPが入力されている。
【0020】
本実施の形態においては、書込み信号WEの電位レベルが電源電位レベル(以下、Hレベルと称する)の時は、データ転送回路に対して、入力されるデータの新たな格納を要求することを示すものとする。また、書込み信号WEの電位レベルが接地電位レベル(以下、Lレベルと称する)の時は、データ転送回路へ、格納済みデータの保持を要求することを示すものとする。
【0021】
また、モード指示信号HSPの電位レベルがHレベルの時は、高速動作モードを示し、モード指示信号HSPの電位レベルがLレベルの時は、通常動作モードを示すものとする。
【0022】
このため、モード指示信号HSPの電位レベルがLレベルの時には、ORゲート12の出力端子からは書込み信号WEの電位レベルに関係なく電位レベルがHレベルの信号K2が出力され、ORゲート14の出力端子からは書込み信号WEの電位レベルに応じた電位レベルの信号K1が出力される。モード指示信号HSPの電位レベルがHレベルの時には、ORゲート12の出力端子からは書込み信号WEの電位レベルに応じた電位レベルの信号K2が出力され、ORゲート14の出力端子からは書込み信号WEの電位レベル関係なく電位レベルがHレベルの信号K1が出力される。
【0023】
言い換えると、制御回路10は、通常動作モード(モード指示信号HSPの電位レベルがLレベル)の時には、信号K1の電位レベルを書込み信号WEに応じた電位レベルとし、信号K2の電位レベルをHレベルに固定する。また、制御回路10は、高速動作モード(モード指示信号HSPの電位レベルがHレベル)の時には、信号K1の電位レベルをHレベルに固定し、信号K2の電位レベルを書込み信号WEに応じた電位レベルとする。なお、信号K1はクロック信号を制御するためのクロック制御信号として用いられ、K2はデータ信号を制御するためのデータ制御信号として用いられる。これについては後述する説明にて明らかにする。
【0024】
図1において、ANDゲート20は、2入力1出力のものである。ANDゲート20の一方の入力端子には信号K1が入力され、他方の入力端子にはクロック信号CLKが入力されている。
【0025】
本発明の実施の形態において、クロック信号CLKは、高速動作モード時には、通常動作モード時のクロック信号の周期より短い、例えば、通常動作モード時のクロック信号の周期の1/2の周期のクロック信号となるものである。
【0026】
ANDゲート20は、信号K1の電位レベルがLレベルの時には、クロック信号CLKに関係なく、電位レベルがLレベルに固定された信号WCLKを出力端子から出力する。また、ANDゲート20は、信号K1の電位レベルがHレベルの時には、クロック信号CLKに応じた電位レベルの信号WCLKを出力端子から出力する。
【0027】
言い換えると、ANDゲート20は、信号K1の電位レベルが書込み信号WEに応じたものとなる通常動作モード(モード指示信号HSPの電位レベルがLレベル)の時に、書込み信号WEの電位レベルがHレベルの時にクロック信号CLKの転送を許可し、書込み信号WEの電位レベルがLレベルの時にクロック信号の転送を禁止する。また、ANDゲート20は、信号K1の電位レベルがHレベルに固定される高速動作モード(モード指示信号HSPの電位レベルがHレベル)の時に、書込み信号WEの電位レベルに関係なくクロック信号CLKの転送を許可する。つまり、ANDゲート20は、第1の転送回路としてクロック信号CLKの転送を制御し、第1の転送信号として、クロック信号CLKの電位レベルに応じた信号WCLKを出力可能とするものである。
【0028】
図1において、第2の転送回路30は、2つの2入力1出力のANDゲート32、34と1つの2入力1出力のORゲート36とから構成されている。
【0029】
ANDゲート32の一方の入力端子には、後述するFF回路40の出力信号OUTが入力されている。ANDゲート32の他方の入力端子には、信号K2が、その電位レベルを反転されて入力されている。ANDゲート32の出力端子からは2つの入力端子に入力された信号の論理積に相当する電位レベルを有する信号K4が出力される。
【0030】
ANDゲート34の一方の入力端子には、格納すべきデータ信号DATAが入力されている。ANDゲート34の他方の入力端子には、信号K2が入力されている。ANDゲート34の出力端子からは2つの入力端子に入力された信号の論理積に相当する電位レベルを有する信号K3が出力される。
【0031】
ORゲート36の一方の入力端子には信号K3が入力され、他方の入力端子には信号K4が入力されている。ORゲート36の出力端子からは、信号K3と信号K4との論理和に相当する電位レベルを有する信号K5が出力される。
【0032】
このため、信号K2の電位レベルがLレベルの時には、ANDゲート32は、FF回路40のから出力される出力信号OUTの電位レベルに応じた電位レベルの信号K4を出力端子から出力する。一方、ANDゲート34は、データ信号DATAの電位レベルに関係なく、電位レベルがLレベルに固定された信号K3を出力端子から出力する。このため、ORゲート36は、信号K4の電位レベルに応じた電位レベルの信号K5を出力する。信号K2の電位レベルがHレベルの時には、ANDゲート32は、FF回路40のから出力される出力信号OUTの電位レベルに関係なく、電位レベルがLレベルに固定された信号K4を出力端子から出力する。一方、ANDゲート34は、データ信号DATAの電位レベルに応じた信号K3を出力端子から出力する。このため、ORゲート36は、信号K3の電位レベルに応じた電位レベルの信号K5を出力する。
【0033】
言い換えると、第2の転送回路30は、信号K2の電位レベルが書込み信号WEに応じたものとなる高速動作モード(モード指示信号HSPの電位レベルがHレベル)の時に、書込み信号WEの電位レベルがHレベルの時にデータ信号DATAに応じた電位レベルとして信号K5を出力し、書込み信号WEの電位レベルがLレベルの時にFF回路40の出力信号OUTの電位レベルに応じた電位レベルとして信号K5を出力する。また、第2の転送回路30は、信号K2の電位レベルがHレベルに固定される通常動作モード(モード指示信号HSPの電位レベルがLレベル)の時に、書込み信号WEの電位レベルに関係なくデータ信号DATAに応じた電位レベルとして信号K5を出力する。つまり、第2の転送回路30は、データ信号DATAの転送を制御し、第2の転送信号として、データ信号DATAあるいはFF回路40の出力信号OUTに応じた電位レベルの信号を選択的に出力可能とするものである。
【0034】
FF回路40は、データ端子D、クロック端子、出力端子Qを有している。データ端子Dには、第2の転送回路の出力である信号K5が入力されている。クロック端子には、第1の転送回路の出力である信号WCLKが、その電位レベルが反転されて入力されている。
【0035】
つまり、FF回路40は、信号WCLKの立ち下がりに応答して、信号K5の電位レベルに応じた電位レベルの信号を出力信号OUTとして出力し、それを保持するものである。言い換えると、FF回路40は、信号K5をデータ信号としてその情報を格納し、それを保持する機能を有するものである。なお、本発明の実施の形態においては、データとして用いられる信号の電位レベルがLレベルであれば、そのデータは”0”の情報を有するものとし、データとして用いられる信号の電位レベルがHレベルであれば、そのデータは”1”の情報を有するものとしている。
【0036】
ここで、以上の説明から理解されるように、図1におけるデータ転送回路1全体の動作としては次のようになるものである。
【0037】
つまり、モード指示信号HSPの電位レベルがLレベル(通常動作モード)の時は、FF回路40の入力端子Dには、データ信号DATAの電位レベルに応じた電位レベルの信号K5が常時入力された状態となり、FF回路40のクロック端子へのクロック信号CLKの転送が書込み信号WEにより制御されるものとなる。このため、データ転送回路1は、書込み信号WEの電位レベルがHレベルの時に、クロック信号CLKの電位レベルに応じた電位レベルの信号WCLKの立ち下がりに応じて、データ信号DATAを格納する。書込み信号WEの電位レベルがLレベルの時には、信号WCLKの電位レベルをLレベルに固定して、FF回路40のデータ格納動作を禁止するとともに、格納しているデータ信号DATAを保持する。
【0038】
このように、通常動作モードにおいては、新たなデータの格納時にFF回路40に格納動作を実行させ、それ以外の時には、FF回路40に格納動作を実行させないようにしているため、FF回路40の格納動作に伴う消費電力を低減することができる。よって、データ転送回路1あるいはこのデータ転送回路1を内蔵する装置全体としての消費電力を低減することができる。
【0039】
次に、モード指示信号HSPの電位レベルがHレベル(高速動作モード)の時は、FF回路40のクロック端子には、クロック信号CLKの電位レベルに応じた電位レベルの信号WCLKが常時入力された状態となり、FF回路40のデータ端子Dへのデータ信号DATAの転送を書込み信号WEにより制御されるものとなる。このため、データ転送回路1は、書込み信号WEの電位レベルがHレベルの時に、信号WCLKの立ち下がりに応じて、データ信号DATAを格納する。書込み信号WEの電位レベルがLレベルの時には、信号WCLKの立ち下がりに応じて、データ端子Dに帰還される出力信号OUTを格納する。
【0040】
つまり、高速動作モード時には、FF回路40は、書込み信号WEの電位レベルに関係なく、信号WCLKの立ち下がり毎に格納動作を常時行なっているものとなる。しかしながら、書込み信号WEの電位レベルがLレベルの時には、出力信号OUTを新たなデータとして格納するので、機能的には格納しているデータを保持していることとなる。
【0041】
この場合、FF回路40が常時格納動作を行なうので、FF回路40にて消費電力が減らせないが、遅延を考慮して、書込み信号WEによりデータ転送期間を設定し易いデータ信号DATAを制御するようにしている。
【0042】
例えば、データ転送回路1が通常動作モードにおける機能の場合を考えると、書込み信号WEが遅延し、クロック信号CLKのある立ち下がりAとその後の立ち上がりBを含む期間で書込み信号WEの電位レベルがHレベルとなることがある。立ち上がりBの後のクロック信号CLKの立ち下がりCより前に、書込み信号WEの電位レベルがLレベルになったとしても、信号WCLKは、2回の立ち下がりを発生することとなる。データ信号DATAの電位レベルが立ち下がりAの時にはHレベルで、立ち上がりBの時にはLレベルとなっていたとすると、データ信号DATAの電位レベルがHレベルの情報(”1”)を保持すべきFF回路40は、信号WCLKの1回目の立ち下がりで情報として”1”を格納し、保持するが、2回目の立ち下がりで情報として”0”を格納し、保持してしまうこととなる。このため、データ転送回路1は誤ったデータの転送を行なうこととなってしまう訳である。クロック信号CLKの1周期の期間が比較的長い通常動作モードであれば、このような問題もほとんど生じないが、クロック信号CLKの1周期の期間が短い高速動作モードには、通常動作モードにおけるデータ転送回路1の機能をそのまま用いると上述のような問題を生じ易い。
【0043】
このため、本発明においては、上述のように、高速動作モード時には信号WCLKの電位レベルを、常時クロック信号CLKの電位レベルに応じたものとし、書込み信号WEによってデータ信号DATAを制御するようにしている。ここで、上述のような書込み信号WEの遅延が生じたことを検討してみる。つまり、書込み信号WEが遅延し、クロック信号CLKのある立ち下がりAとその後の立ち上がりBでは書込み信号WEの電位レベルがHレベルとなり、立ち上がりBの後のクロック信号CLKの立ち下がりCでは書込み信号WEの電位レベルがLレベルになっていたとする。また、データ信号DATAの電位レベルが立ち下がりAの時にはHレベルで、立ち上がりBの時にはLレベルとなっていたとする。
【0044】
このような場合、本発明の高速動作モード時のデータ転送回路1の機能では、クロック信号CLKの立ち下がりAの時には、FF回路40のデータ端子Dには、データ信号DATAの電位レベルに応じた電位レベルの信号K5が入力されるので、FF回路40は実質的にクロック信号CLKの立ち下がりAに応答して、情報として”1”を格納し、保持する。また、クロック信号CLKの立ち上がりBの時には、データ信号DATAの電位レベルはLレベルとなっているが、立ち下がりCの時には、FF回路40のデータ端子Dには、FF回路40の出力信号OUTの電位レベルに応じた電位レベルの信号K5が入力されることになる。このため、FF回路40は実質的にクロック信号CLKの立ち上がりBの後の立ち下がりCに応答して、帰還された情報として”1”を再び格納し、保持する。このように、前述のような書込み信号WEの遅延により誤ったデータの格納をすることが防止できるものである。
【0045】
以上のように、本発明のデータ転送回路1は、通常動作モードと高速動作モードとでデータ転送回路1の動作を選択的に変えることにより、データ転送回路1の高速化と低消費電力化の両立を実現することができる。
【0046】
また、これを実現するために、本発明のデータ転送回路1においては極力共有できる構成を共有させるようにしているので、本発明のデータ転送回路1を構成する素子数も少なくて済み、本発明のデータ転送回路1を設けるのに必要な、半導体チップ上での面積も少なくて済む。また、上述したように、本発明においては、通常動作モードにおいても高速動作モードにおいても、データ転送回路として必要な機能は損なうことがない。
【0047】
ここで、本発明のデータ転送回路1の具体的な動作についてを図面を用いて説明する。図2は、本発明のデータ転送回路1における動作を説明するタイミングチャートである。図2において、各波形の左側にその波形の信号名を示している。
【0048】
なお、クロック信号CLK、モード指示信号HSP、書込み信号WEは、データ転送回路1を内蔵するワンチップマイクロコンピュータの外部の周辺装置から入力されるものであってもよいが、ワンチップマイクロコンピュータにて生成するものとしてもよい。これらの信号をワンチップマイクロコンピュータにて生成する場合の、クロック信号CLK、モード指示信号HSP、書込み信号WEを発生する回路構成についてを、データ転送回路1の動作説明に先だって、図面を用いて説明する。図3は、上記の信号を発生する回路を示す図である。
【0049】
図3には、本発明のデータ転送回路1を内蔵するワンチップマイクロコンピュータに内蔵された、レジスタ3、分周回路5、セレクタ7、書込み信号発生回路9とが示されている。
【0050】
レジスタ3は、通常動作モードと高速動作モードとを指示するフラグMODEが入力され、このフラグMODEを格納し、モード指示信号HSPとして出力する。例えば、フラグMODEの情報が”0”であれば、モード指示信号HSPの電位レベルをLレベルとして出力し、フラグMODEの情報が”1”であれば、モード指示信号HSPの電位レベルをHレベルとして出力する。本発明の実施の形態においては、レジスタ3は1ビットの情報を格納するラッチ回路で構成される。
【0051】
分周回路5は、ワンチップマイクロコンピュータの外部装置から入力される基本クロック信号BCLKを1/n分周(ただし、nは2以上の正の整数)した信号を生成し、出力するものである。基本クロック信号BCLKは、通常動作モード時のクロック信号の周期と同じ周期である。本発明の実施の形態においては、n=2であるため、分周回路6が出力する信号は、通常動作モード時より短い、基本クロック信号BCLKの周期の1/2の周期を有するクロック信号と言える。
【0052】
セレクタ7は、モード指示信号HSPの電位レベルに応じて、入力されている基本クロック信号BCLKあるいは分周回路5から出力される信号のいずれか一方を選択し、クロック信号CLKとして出力する。モード指示信号HSPの電位レベルがLレベルの時には、セレクタ7は基本クロック信号BCLKを選択し、基本クロック信号BCLKの電位レベルに応じた信号をクロック信号CLKとして出力する。モード指示信号HSPの電位レベルがHレベルの時には、セレクタ7は分周回路5から出力される信号を選択し、分周回路5から出力される信号の電位レベルに応じた信号をクロック信号CLKとして出力する。
【0053】
書込み信号発生回路9は、ワンチップマイクロコンピュータの外部装置から入力された書込み指示信号WOPを入力し、セレクタ7から出力されるクロック信号CLKに応じてクロック信号CLKの1周期分だけ電位レベルがHレベルとなる書込み信号WEを出力する。例えば、書込み指示信号WOPはワンショットパルスのようなものでよく、このワンショットパルスに基づき書込み信号WEを発生している。
【0054】
なお、図3は一例でありこれに限定されるものではない。例えば、書込み信号WEを生成する書込み信号発生回路9は削除することもできる。書込み信号発生回路9を設けておけば、クロック信号CLKに同期させて書込み信号WEを発生できる。書込み信号発生回路9を設けないならば、書込み指示信号WOPを本実施の形態のような書込み信号WEとする必要がある。書込み指示信号WOPを本実施の形態のような書込み信号WEとする場合、高速動作モード時における書込み信号WEの電位レベルがHレベルの期間を通常動作モード時とは異なる(通常動作モード時より短い)ようにしたほうが好ましいが、必ずしも必要はない。これは、高速動作モード時においてはクロック信号CLKではなくデータ信号DATAを書込み信号WEにて制御するものであるため、前述したような、誤ったデータを格納することがないためである。また、ワンチップマイクロコンピュータの外部から2種類の異なる周期のクロック信号を入力し、これを、モード指示信号HSPにて選択的にクロック信号CLKとして用いてもよい。この場合、外部端子数は増えるが、分周回路5が削除できるので、消費電力低減やワンチップマイクロコンピュータを構成する半導体チップの小型化に寄与することができる。
【0055】
また、分周回路5も、常時動作するものではなく、モード指示信号HSPに応じて動作を制御するようにしてもよい。例えば、モード指示信号HSPの電位レベルがLレベルの時には分周回路5の動作が禁止され、モード指示信号HSPの電位レベルがHレベルの時には分周回路5の動作を行なわせるようにしてもよい。このようにすると、ワンチップマイクロコンピュータとしては、消費電力が低減できる。また、分周回路5にセレクタ7のような機能を持たせてもよい。
【0056】
図2に戻り、本発明のデータ転送回路1の動作を説明する。なお、初期状態として、図3のような回路から出力されているモード指示信号HSP、書込み信号WE、データ信号DATAはいずれも電位レベルがLレベルであるとする。つまり、初期状態においては通常動作モードであるとしている。このため、信号K1、K3、K4、K5の電位レベルはいずれもLレベルとなり、信号K2の電位レベルはHレベルとなる。また、初期状態においては、出力信号OUTの電位レベルもLレベルとする。
【0057】
まず、クロック信号CLKに応じて生成される書込み信号WEは、クロック信号CLKの立ち下がりからわずかに遅れた時刻t0において、書込み信号WEの電位レベルがHレベルになり、この状態がクロック信号CLKの1周期分に相当する時刻t1まで維持される。この書込み信号WEの遅れは、例えば、クロック信号CLKと同期している書込み信号発生回路9の動作時間(書込み信号WEを発生するまでの時間)によるものである。このため、信号WCLKの電位レベルは、書込み信号WEの電位レベルがHレベルの間はクロック信号CLKの電位レベルに応じたものとなる。
【0058】
この後、時刻t0と時刻t1との間のタイミングにて、データ信号DATAの電位レベルがHレベルになり、この状態を時刻t1を越えたところまで維持する。信号K3及び信号K5の電位レベルはデータ信号DATAの電位レベルに応じたものとなる。このため、時刻t1における信号WCLKの立ち下がりに応答して、保持回路40は、信号K5の電位レベルに応じたHレベルの出力信号OUTを出力し、それを保持する。時刻t1から時刻t2の間において、書込み信号WEやデータ信号DATAの電位レベルがLレベルになった後は、信号WCLKに立ち下がりが発生しないので、出力信号OUTの電位レベルはHレベルのまま維持される。
【0059】
時刻t2において、モード指示信号HSPの電位レベルがLレベルからHレベルになる。つまり、時刻t2にて、データ転送回路1を内蔵するワンチップマイクロコンピュータが、通常動作モードから高速動作モードに切り換わったことになる。このため、クロック信号CLKは時刻t2以前より短い周期(時刻t2以前より1/2の周期)のクロック信号となる。また、信号K1の電位レベルはHレベルに維持されるので、信号WCLKの電位レベルはクロック信号CLKの電位レベルに応じたものとなり、信号K2は書込み信号WEの電位レベルに応じたものとなるため、Lレベルとなる。このため、信号K3の電位レベルはLレベルに維持され、信号K4の電位レベルは出力信号OUTの電位レベルに応じてHレベルとなる。よって、信号K5の電位レベルもHレベルとなる。
【0060】
この後、モード指示信号HSPの電位レベルがHレベルの間(時刻t2から時刻t5まで)は、信号K1の電位レベルがHレベルに維持されるので、信号WCLKの立ち下がり毎、つまり、クロック信号CLKの立ち下がりに応答して、保持回路40はデータ端子Dに入力されるデータ(信号K5の電位レベル)を格納する動作を行なう。
【0061】
ここで、時刻t2から時刻t3の間における信号WCLKの立ち下がりにおいて、保持回路40は信号K5の電位レベルを保持するように動作するが、この時点では信号K5の電位レベルはHレベルのため、出力信号OUTの電位レベルはHレベルのまま維持されている。
【0062】
時刻t3において、書込み信号WEの電位レベルがHレベルになり、この状態がクロック信号CLKの1周期分に相当する時刻t4まで維持される。このため、信号K2の電位レベルは書込み信号WEの電位レベルに応じてHレベルとなる。
【0063】
また、信号K2の電位レベルに応じて、信号K4の電位レベルはLレベルに維持され、信号K3の電位レベルはデータ信号DATAの電位レベルに応じてLレベルとなる。この結果、信号K5の電位レベルはLレベルとなる。
【0064】
時刻t4において、信号WCLKの立ち下がりに応答して、保持回路40は信号K5の電位レベルを保持するように動作する。データ信号Dには電位レベルがLレベルの信号K5が入力されているので、保持回路40は、信号K5の電位レベルに応じたLレベルの出力信号OUTを出力し、それを保持する。
【0065】
時刻t4からわずかに遅れて書込み信号WEの電位レベルがLレベルとなる。このため、信号K2の電位レベルはLレベルとなり、信号K3の電位レベルはLレベルに維持され、信号K4の電位レベルは出力信号OUTの電位レベルに応じてLレベルとなる。よって、信号K5の電位レベルはLレベルとなる。
【0066】
この後、時刻t5までにおける信号WCLKの立ち下がりにおいて、保持回路40は信号K5の電位レベルを保持するように動作するが、この時点では信号K5の電位レベルはLレベルのため、出力信号OUTの電位レベルはLレベルのまま維持されている。
【0067】
時刻t5において、モード指示信号HSPの電位レベルがHレベルからLレベルになる。つまり、時刻t5にて、データ転送回路1を内蔵するワンチップマイクロコンピュータが、高速動作モードから通常動作モードに切り換わったことになる。このため、クロック信号CLK、信号K1〜K5、信号WCLKはいずれも初期状態と同様な電位レベルとなる。
【0068】
時刻t6おいて、各信号は時刻t0と同様な状態であるので、時刻t6におけるデータ転送回路1は、時刻t0と同様な動作が行なわれることが、図2よりわかる。同様に、時刻t7おいて、各信号は時刻t1と同様な状態であるので、時刻t7におけるデータ転送回路1は、時刻t1と同様な動作が行なわれることが、図2よりわかる。
【0069】
以上のように本発明のデータ転送回路1においては、データ転送回路としての機能を損なうことがないことや、高速動作化と低消費電力化を両立させることができる。また、図1に示すように、本発明のデータ転送回路1は論理回路で構成することができ、少ない構成要素にて実現させている。
【0070】
なお、本発明のデータ転送回路1は図1の構成に限定されるものではない。例えば、図1のデータ転送回路1と同等の機能を実現できるのであれば、図1のANDゲートやORゲートの代わりに他の論理ゲートを用いても構わない。図1は、本発明の課題を解決するデータ転送回路を実現するのに好適な構成を示したものである。
【0071】
次に、本発明の第2の実施の形態におけるデータ転送回路についてを、図面を用いて以下に説明する。図4は、第2の実施の形態におけるデータ転送回路111の回路図である。説明を簡略化するため、図4において、図1と同じ構成要素については図1と同じ符号を付している。
【0072】
図4において、制御回路10及び第1の転送回路20は図1と同様である。図4においては、複数のデータ信号DATA0〜DATA3が入力されている。これに伴って、複数の第2の転送回路130、230、330、430と複数の保持回路140、240、340、440が設けられている。図4においては、説明の簡略化のために、4つのデータ信号の場合を示している。
【0073】
つまり、ワンチップマイクロコンピュータにて扱うデータとししては、複数ビットからなるものが多い。図4は、複数ビットから構成されたデータに対して用いるのに好適なデータ転送回路111を示している。
【0074】
第2の転送回路130、230、330、430は、それぞれ図1の第2の転送回路30と同様な構成である。図4の各第2の転送回路におけるANDゲート132、232、332、432は、図1のANDゲート32に相当する。図4の各第2の転送回路におけるANDゲート134、234、334、434は、図1のANDゲート34に相当する。図4の各第2の転送回路におけるORゲート136、236、336、436は、図1のORゲート36に相当する。
【0075】
つまり、ANDゲート132、232、332、432の一方の入力端子にはそれぞれ出力信号OUT0、OUT1、OUT2、OUT3が入力され、他方の入力端子には、制御回路10から信号K2が、電位レベルを反転して、共通に入力されている。ANDゲート134、234、334、434の一方の入力端子にはそれぞれデータ信号DATA0、DATA1、DATA2、DATA3が入力され、他方の入力端子には、制御回路10から信号K2が共通に入力されている。
【0076】
ORゲート136、236、336、436の一方の入力端子にはそれぞれANDゲート132、232、332、432の出力信号(それぞれが、図1における信号K4に相当)が入力され、他方の入力端子にはそれぞれANDゲート134、234、334、434の出力信号(それぞれが、図1における信号K3に相当)が入力されている。ORゲート136、236、336、436の出力端子から出力される信号それぞれが、図1における信号K5に相当する。
【0077】
保持回路140、240、340、440はそれぞれD型フリップフロップ回路から構成されている。保持回路140、240、340、440はそれぞれ、図1におけるFF回路40に相当する。
【0078】
つまり、FF回路140、240、340、340はそれぞれデータ端子D、クロック端子、出力端子Qを有している。FF回路140、240、340、340のデータ端子Dには、それぞれORゲート136、236、336、436の出力端子から出力される信号が入力される。FF回路140、240、340、340のクロック端子には、信号WCLKが共通に入力される。FF回路140、240、340、340の出力端子Qからは、それぞれ出力信号OUT0、OUT1、OUT2、OUT3を出力する。
【0079】
例えば、データ信号DATA2に注目してみれば、制御回路10、第1の転送回路20、第2の転送回路330、FF回路340によりデータ信号DATA2を格納するものであり、図1のデータ転送回路と同様な構成となる。また、他のデータ信号DATA0、1、3についても同様に、それぞれ図1のデータ転送回路と同様な構成にて各々対応するデータ信号を格納するものとなる。
【0080】
上記のことから、図2と同様な電位レベルのモード指示信号HSPや書込み信号WEが入力されることで、データ信号DATA0〜DATA3として転送される、複数ビットからなるデータに対して、それぞれ図1の場合と同様にデータの転送制御することができる。よって、第1の実施の形態と同様な効果を得ることができる。
【0081】
図4においては、各データ信号DATA0〜DATA3の格納のための構成に対して、制御回路10と第1のデータ転送回路20とを共有している。よって、本発明を用いた、複数ビットからなるデータに対するデータ転送回路としての構成要素の増加を極力低減できる。また、共有することで、各データ信号DATA0〜DATA3の格納処理のタイミングを同期させることができるので、各データ信号DATA0〜DATA3の格納処理のタイミングを精度よく行なうことができる。
【0082】
なお、第2の実施の形態におけるデータ転送回路111は、4ビットのデータを例としたが、これに限定されるものではなく、2ビット以上の複数ビットのデータに対して適用可能である。
【0083】
以上、本発明のデータ転送回路において、図面を用いて詳細に説明したが、本発明のデータ転送回路は上記のものに限定されるものでなく、本発明のデータ転送回路の機能を実現できるものであれば、種々の変更、改良が可能である。
【0084】
【発明の効果】
以上のように、本発明のデータ転送回路によれば、書込み信号WEのようなデータ信号の格納の制御に用いられる制御信号の遅延による誤ったデータ信号の格納を防止して、高速化と低消費電力化とを両立をさせたデータ転送回路を提供することができる。
【0085】
また、本発明のデータ転送回路によれば、上記の効果を得るのに、機能が低減することなく、回路素子数の増加をも極力低減することで実現可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるデータ転送回路1の回路図である。
【図2】図1のデータ転送回路1の動作を説明するタイミングチャートである。
【図3】図1のデータ転送回路1に入力される信号を発生する構成の回路図である。
【図4】本発明の第2の実施の形態におけるデータ転送回路111の回路図である。
【符号の説明】
1、111 データ転送回路
3 レジスタ
5 分周回路
7 セレクタ
9 書込み信号発生回路
10 制御回路
12、14、36、136、236、336、436 ORゲート
20 ANDゲート(第1の転送回路)
30、130、230、330、430 第2の転送回路
32、34、132、134、232、234、332、334、432、434 ANDゲート
40、140、240、340、440 FF回路(保持回路)
Claims (7)
- 所定の周期で電位レベルが遷移する第1のクロック信号あるいは該所定の周期より短い周期で電位レベルが遷移する第2のクロック信号が入力クロック信号として入力されるものであり、該入力クロック信号及び制御信号によって制御され、入力されるデータ信号に応じた信号を出力し、それを保持可能なデータ転送回路において、
クロック端子、データ端子、及び出力端子を有し、前記クロック端子に入力される信号の所定の方向への電位レベルの遷移に応じて、前記データ端子に入力される信号の電位レベルに基づく電位レベルの出力信号を前記出力端子から出力し、それを保持する保持回路と、
電位レベルにより、前記入力クロック信号が第1のクロック信号に基づくものであることを指示する第1のモードあるいは前記入力クロック信号が第2のクロック信号に基づくものであることを指示する第2のモードとが指示される指示信号と、前記制御信号とを受信し、前記指示信号が前記第1のモードを指示する電位レベルの時には、前記制御信号に応じた電位レベルとなる信号をクロック制御信号として出力するとともに所定の電位レベルの信号をデータ制御信号として出力し、前記指示信号が前記第2のモードを指示する電位レベルの時には、所定の電位レベルの信号を前記クロック制御信号として出力するとともに前記制御信号に応じた電位レベルとなる信号を前記データ制御信号として出力する制御回路と、
前記クロック制御信号が前記所定の電位レベルの信号である時には、前記入力クロック信号に基づく信号を第1の転送信号として常時前記クロック端子へ出力し、前記クロック制御信号が前記制御信号に応じた電位レベルとなる信号である時には、該クロック制御信号の電位レベルに応じて、前記入力クロック信号に基づく信号を前記第1の転送信号として選択的に前記クロック端子へ出力する第1の転送回路と、
前記データ制御信号が前記所定の電位レベルの信号である時には、前記データ信号に基づく信号を第2の転送信号として常時前記データ端子へ出力し、前記データ制御信号が前記制御信号に応じた電位レベルとなる信号である時には、該データ制御信号の電位レベルに応じて、前記データ信号に基づく信号を前記第2の転送信号として選択的に前記データ端子へ出力する第2の転送回路と、
を有することを特徴とするデータ転送回路。 - 前記保持回路及び前記第2の転送回路は、複数の前記データ信号の数に応じた数がそれぞれ準備され、前記第1の転送信号は、準備された前記保持回路それぞれのクロック端子へ出力され、前記データ制御信号は、準備された前記第2の転送回路それぞれへ出力されることを特徴とする請求項1記載のデータ転送回路。
- 前記制御信号は、前記保持回路への前記データ信号の転送の許可を指示する第1の電位レベルと、前記保持回路への前記データ信号の転送の禁止を指示する第2の電位レベルとが設定可能であり、前記第1の電位レベルの期間は、前記各モードにおける前記入力クロック信号の周期に基づくことを特徴とする請求項1あるいは請求項2に記載のデータ転送回路。
- 前記第2の転送回路は、前記データ制御信号が前記制御信号に応じた電位レベルとなる信号である時、該データ制御信号の第1の電位レベルに応じて、前記保持回路から出力される出力信号に基づく信号を前記第2の転送信号として前記データ端子へ出力し、該データ制御信号の第2の電位レベルに応じて、前記データ信号に基づく信号を前記第2の転送信号として前記データ端子へ出力することを特徴とする請求項1〜3のいずれか1つに記載のデータ転送回路。
- 請求項1〜4のいずれか1つに記載のデータ転送回路を搭載するマイクロコンピュータであって、
基本クロック信号としての前記第1のクロック信号を分周し、前記第2のクロック信号を生成する分周回路と、
前記指示信号に応じて、前記第1のクロック信号と前記第2のクロック信号とのいずれか一方を前記入力クロック信号として選択的に出力するセレクタと、
を有することを特徴とするマイクロコンピュータ。 - 前記マイクロコンピュータは、外部から入力される前記第1のモードあるいは前記第2のモードのいずれかを指示するフラグを保持するとともに、該フラグに基づく電位レベルの前記指示信号を出力するレジスタを有することを特徴とする請求項5記載のマイクロコンピュータ。
- 前記マイクロコンピュータは、外部から入力されるワンショットパルスに基づいて電位レベルを遷移させた前記制御信号を出力する制御信号出力回路を有することを特徴とする請求項5または請求項6記載のマイクロコンピュータ。
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