JPH066323A

JPH066323A - 同期再生装置

Info

Publication number: JPH066323A
Application number: JP4185711A
Authority: JP
Inventors: Atsushi Katsumata; 敦勝亦; Tetsuya Kajita; 徹矢梶田; Tetsuo Hisanaga; 哲生久永
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 1992-06-22
Filing date: 1992-06-22
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】高速に通信を開始でき回路規模を増大させな
いようにする。【構成】受信信号の一部をシフトレジスタ９ａに取り
込み、疑似乱数信号の一部をシフトレジスタ９ｂに取り
込んだ後、疑似乱数発生回路４の動作を停止させる。受
信信号用シフトレジスタ９ａは次々と入力信号が供給さ
れるので記憶内容が順次知るとされる。あるところまで
シフトが進行すると受信信号用シフトレジスタ９ａの格
納内容が疑似乱数用シフトレジスタ９ｂの格納内容と一
致する１次同期状態となる。この状態になったとき停止
させていた疑似乱数発生回路４の動作を再開させると、
その時点以後順次同期がとれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スペクトラム拡散信号
を受信して同期再生を行う同期再生装置に関するもので
ある。

【０００２】

【従来の技術】従来より、搬送波を広い帯域に拡散させ
ることによって耐ノイズ性能を向上させるスペクトラム
拡散通信が提案されている。これは送信側において疑似
乱数信号によって帯域を広げられた信号を受信し、受信
側で送信側の疑似乱数信号と同一の信号を発生させ、受
信信号との相関をとることによって同期再生を行うよう
にしたものである。

【０００３】ここで同期再生とは当初、図４の記号
（ｃ）の受信信号と、記号（ｄ）の疑似乱数発生回路の
出力が同期がとれていない状態にある場合、疑似乱数信
号の位相を調整して、図４の記号（ａ）の受信信号と記
号（ｂ）で示すように疑似乱数発生回路の出力の位相を
受信信号に合わせるようにすることである。

【０００４】このような同期を取る方法として先ず、ス
ライディング相関方式と呼ばれる方法がある。これは図
５に示すように相関器１、ＬＰＦ２、コンパレータ３、
疑似乱数発生回路４によって構成され、疑似乱数発生回
路４で発生する疑似乱数信号の周期を送信側の周期とわ
ずかにずらし、相関が検出できるまで待つ。相関が検出
されたら受信側の周期を送信側の周期と合わせ、同期を
保持する。

【０００５】この方式の場合、同期が大きく外れている
ときは図５の回路によって大まかに同期を合わせる同期
補足を行い、その後は同期維持のために図６に示すよう
に、相関器１ａおよび１ｂ、加算器５、ループフィルタ
６、ＶＣＯ７、遅延ロックループ８による回路によって
わずかな同期誤差の修正を行う。

【０００６】しかし、スライディング相関方式では周期
差０．５チップ（１チップは疑似乱数発生回路のクロッ
ク１周期と等しい）、疑似乱数信号の１周期を１２７チ
ップとすると同期がとれるまで最大２５４周期が必要に
なる。従って同期を合わせるために送信側は２５４周期
（これは通常、２５４データビットに相当する）の無駄
なデータ（ヘッダ）を送信する必要があった。

【０００７】この問題を解決するために図７に示すマッ
チドフィルタ方式と呼ばれる方法が提案されている。こ
れは、同一ビット数を有するシリアルイン・パラレルア
ウトのシフトレジスタ９ａおよび９ｂ、そのシフトレジ
スタのビット数と同数の相関器１₁〜１_n加算器５から構
成されている。この装置は予め送信側の発生する疑似乱
数符号の１周期分の信号をシフトレジスタ９ｂに用意し
ておき、送信側からの信号を１周期分をシフトレジスタ
９ａに取り込み、常にこれら２つの１周期分の信号の比
較を行うことにより、相関を検出するものである。

【０００８】この方式によると、常に相関がとれる状態
にあるため、同期を取る必要がないので高速に通信を開
始できる。

【０００９】

【発明が解決しようとする課題】しかしながら１周期分
の疑似乱数信号を保持するレジスタと、同じく１周期分
の受信データを保持するレジスタと、その両者を比較す
る相関器が必要成るために、回路規模が増大し、経済性
が悪くなるという課題を有していた。

【００１０】本発明はこのような状況に鑑みてなされた
もので、高速に通信を開始できるようにしながら回路規
模を増大させないようにしたものである。

【００１１】

【課題を解決するための手段】このような課題を解決す
るために本発明は、受信した信号のビット列のうち一部
のビット列を取り込む受信信号用レジスタと、受信側で
発生した疑似乱数信号のうち前記受信信号用レジスタと
同一ビット数のビット列を取り込む疑似乱数信号用レジ
スタと、疑似乱数信号のビット列から前記疑似乱数信号
用レジスタにその容量分だけビット列信号を取り込ませ
た後に疑似乱数信号の発生を停止させる疑似乱数信号停
止制御回路と、受信信号用レジスタの取り込みデータと
疑似乱数信号用レジスタの取り込みデータの内容一致を
検出する計数回路と、受信信号用レジスタの取り込みデ
ータと疑似乱数信号用レジスタの取り込みデータが一致
したときに前記疑似乱数信号発生回路において停止され
ていた疑似乱数信号の発生を復活させる疑似乱数信号停
止解除回路とを備えたものである。

【００１２】

【作用】受信信号の一部をシフトレジスタ９ａに取り込
み、疑似乱数信号の一部をシフトレジスタ９ｂに取り込
んだ後、疑似乱数発生回路４の動作を停止させる。受信
信号用シフトレジスタ９ａは次々と入力信号が供給され
るので記憶内容が順次知るとされる。あるところまでシ
フトが進行すると受信信号用シフトレジスタ９ａの格納
内容が疑似乱数用シフトレジスタ９ｂの格納内容と一致
する１次同期状態となる。この状態になったとき停止さ
せていた疑似乱数発生回路４の動作を再開させると、そ
の時点以後順次同期がとれる。

【００１３】

【実施例】図１は本発明の一実施例を示すブロック図で
あり、図５〜図７と同一部分は同記号を用いている。こ
れらの回路はクロック発生回路１１からクロック信号が
供給され、制御回路１０の制御によって動作するように
なっている。

【００１４】図２は図１の内部構成を示す図であり、疑
似乱数信号発生回路４は５ビットの疑似乱数信号を発生
するように構成し、受信信号用シフトレジスタ９ａおよ
び疑似乱数用シフトレジスタ９ｂはｎビットの容量を有
している。ここで、疑似乱数発生回路４のＤＦＦの段数
をｍとすると疑似乱数の周期は２^m−１となる。この場
合疑似乱数信号の周期は３１となる。なお、例えば周期
２とは「０１」「０１」・・・・のように繰り返す信
号、周期４とは「００１１」「００１１」・・・・ある
いは「０１１１」「０１１１」のように繰り返す信号の
ことである。また、ｎ＞２^m−１の関係がある。

【００１５】この例では受信信号はデジタル信号である
と仮定し、全ての回路はデジタル回路で構成されてい
る。また加算器５は相関器１₁〜１_nの出力がスレシホー
ルドとして決められた数以上アクティブとなったとき相
関がとれたと判断するようになっている。

【００１６】このように構成された装置では先ず疑似乱
数発生回路４の初期化を行い、疑似乱数用シフトレジス
タ９ｂに疑似乱数値をセットするためにこれらの回路に
必要なクロックを与え、その後クロックを止め受信待機
状態となる。ＲＸＣは受信信号をサンプリングするため
のクロックであり、受信信号の１ビット（これを通常は
チップと称している）の時間と同じ周期のクロック、ま
たはその数倍の周波数のクロックである。ここで、この
クロックの周波数をｆｃ、１チップ時間をＴｃとすると
次のようになる。ｆｓ＝ｋ・１／Ｔｃここでｋは１チップ中のサンプリング数を表し、一般的
にはｋ＝１、２、４のいずれかの値を取る。またこのク
ロックは常時供給される。ＲＥＦＣはＲＸＣと同じ周波
数のクロックであり、制御回路によって止めることがで
きる。ＰＮＣはｋ＝１の時にはＲＥＦＣと同じ信号にな
る。ｋ＝２，４の時にはそれぞれＲＥＦＣの半分、４分
の１の周波数になる。ＲＥＦＣとＰＮＣの「必要なクロ
ック」とは用意されているシフトレジスタ（疑似乱数用
シフトレジスタ）に疑似乱数の一部をセットするのに必
要なクロックである。従ってＲＥＦＣを疑似乱数発生用
シフトレジスタの段数分だけクロックを供給する必要が
ある。前述のクロックを停止するとはこのことを表して
いる。

【００１７】一方、受信信号用シフトレジスタ９ａは常
にクロックが与えられているので、その出力が疑似乱数
用シフトレジスタの値に等しくなるか、距離の近い値に
なると、加算器５の出力がアクティブになる１次同期の
状態になる。前述したように５段の疑似乱数発生回路か
ら周期が３１の疑似乱数発生回路が得られる。従って受
信子信号用シフトレジスタと疑似乱数用シフトレジスタ
は３１よりも少ない段数のシフトレジスタとなる。この
段数をｎとするとｎビットだけの同期がとれた状態を１
次同期と称する。

【００１８】この信号がアクティブになることにより、
制御回路１０は疑似乱数発生回路４と疑似乱数用シフト
レジスタ９ｂに継続してクロックの供給を始める。その
後、疑似乱数信号の１周期の間、引き続き相関器１の出
力がアクティブであれば、相関がとれたことになる。こ
の状態が２次同期の状態である。２次同期のとれる前に
相関器１の出力がアクティブでなくなった場合は、もう
一度一次同期からやり直す。この例では周期を３１とし
て説明しているので、シフトレジスタが５段程度でよい
が、従来のマッチドフィルタでは３１個のレジスタが必
要になる。すなわち疑似乱数符号の１周期よりも短いｎ
ビットの同期がとれた時点を１次同期とし、その後、１
周期ｎビットの同期を取る。従って１チップ中に１回サ
ンプリングすると従来のマッチドフィルタでは１周期分
のシフトレジスタが必要になる。しかし本願の方法によ
ると１周期よりも短いｎビットのシフトレジスタでよい
ことになる。

【００１９】図３は以上の動作をＣＰＵによって制御す
るときの動作を示すフローチャートであり、ステップ１
００において疑似乱数発生回路の初期化を行い、ステッ
プ１０１において、疑似乱数用シフトレジスタのセット
を行う。ここでセットされるビット列は前述したよう
に、受信信号の１周期分の１部である。

【００２０】そしてステップ１０２において入力信号と
セットした疑似乱数信号との相関がとれたか否かを判断
し、相関がとれないときはそのまま待機するが、相関が
検出されるとステップ１０３において、疑似乱数発生回
路および疑似乱数用シフトレジスタの動作を開始する。

【００２１】動作開始後、疑似乱数が１周期経過（疑似
乱数発生回路に１周期分のクロック・・・・実施例では
３１クロック・・・を与えたとき）後の相関がとれてい
るか否かを検出し、相関がとれていればステップ１０５
に示す遅延ロックループモードに移行し、相関がとれて
いなければステップ１０１に戻る。

【００２２】

【発明の効果】以上説明したように本発明は、受信信号
の一部を格納するシフトレジスタのデータと同じ長さの
疑似雑音符号を比較するようにしたので従来のものより
もシフトレジスタの段数が少なくて済むという効果を有
する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図

【図２】図１の要部を詳細に示した図

【図３】図２の回路の動作を示すフローチャート

【図４】同期のとれた状態ととれない状態を波形図

【図５】従来の一例を示すブロック図

【図６】図５を改良した回路の回路図

【図７】図５を改良した他の例を示す図

【符号の説明】

１相関器４疑似乱数発生回路５加算器９シフトレジスタ１０制御回路１１クロック発生回路

Claims

【特許請求の範囲】

【請求項１】送信側で用いた疑似乱数信号と受信側で発
生させた疑似乱数信号の相関がとれたとき同期再生が行
われる同期再生装置において、受信した信号のビット列のうち一部のビット列を取り込
む受信信号用レジスタと、前記受信側で発生した疑似乱数信号のうち前記受信信号
用レジスタと同一ビット数のビット列を取り込む疑似乱
数信号用レジスタと、疑似乱数信号のビット列から前記疑似乱数信号用レジス
タにその容量分だけビット列信号を取り込ませた後に疑
似乱数信号の発生を停止させる疑似乱数信号停止制御回
路と、前記受信信号用レジスタの取り込みデータと疑似乱数信
号用レジスタの取り込みデータの内容一致を検出する計
数回路と、前記受信信号用レジスタの取り込みデータと疑似乱数信
号用レジスタの取り込みデータが一致したときに前記疑
似乱数信号発生回路において停止されていた疑似乱数信
号の発生を復活させる疑似乱数信号停止解除回路とを備
えたことを特徴とする同期再生装置。