JPH0199133A - メモリパリテイ付マイクロプロセツサシステム - Google Patents
メモリパリテイ付マイクロプロセツサシステムInfo
- Publication number
- JPH0199133A JPH0199133A JP62256973A JP25697387A JPH0199133A JP H0199133 A JPH0199133 A JP H0199133A JP 62256973 A JP62256973 A JP 62256973A JP 25697387 A JP25697387 A JP 25697387A JP H0199133 A JPH0199133 A JP H0199133A
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- JP
- Japan
- Prior art keywords
- memory
- parity
- data
- error
- microprocessor
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 2
- 241001269238 Data Species 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パリティチェック付メモリを持つメモリパ
リティ付マイクロプロセッサシステムに関するものであ
る。
リティ付マイクロプロセッサシステムに関するものであ
る。
第３図は例えば特公昭６２−３０６６３号公報に示され
た従来のメモリパリティ付マイクロプロセッサシステム
を示すシステム構成図であり、図において、ｌはシステ
ムを制御するマイクロプロセッサ、２はこのマイクロプ
ロセッサｌによってアクセスされるメモリ、３はこのメ
モリ２ととち−にパリティチェック付メモリを構成する
パリティビットメモリ、４は前記メモリ２のメモリリー
ド時にメモリデータのパリティチェックを行うパリティ
チェック回路、５はマイクロプロセッサ１とメモリ２．
パリティビットメモリ３との間のアト、レスバス、６は
同じくマイクロプロセッサｌとメモリ２．パリティビッ
トメモリ３との間のデータバス、７はパリティエラー検
出時のメモリアドレス及びメモリデータ（以下、エラー
データという）を退避させるエラーデータレジスタ、８
は面記パリティチェック回路４がパリティエラーを検出
した時に出力するエラーデータラッチ信号（ＥＲＲ）で
、エラーデータをエラーデータレジスタ７に退避させ、
マイクロプロセッサ１へ割り込みをかけるのだめの信号
である。
た従来のメモリパリティ付マイクロプロセッサシステム
を示すシステム構成図であり、図において、ｌはシステ
ムを制御するマイクロプロセッサ、２はこのマイクロプ
ロセッサｌによってアクセスされるメモリ、３はこのメ
モリ２ととち−にパリティチェック付メモリを構成する
パリティビットメモリ、４は前記メモリ２のメモリリー
ド時にメモリデータのパリティチェックを行うパリティ
チェック回路、５はマイクロプロセッサ１とメモリ２．
パリティビットメモリ３との間のアト、レスバス、６は
同じくマイクロプロセッサｌとメモリ２．パリティビッ
トメモリ３との間のデータバス、７はパリティエラー検
出時のメモリアドレス及びメモリデータ（以下、エラー
データという）を退避させるエラーデータレジスタ、８
は面記パリティチェック回路４がパリティエラーを検出
した時に出力するエラーデータラッチ信号（ＥＲＲ）で
、エラーデータをエラーデータレジスタ７に退避させ、
マイクロプロセッサ１へ割り込みをかけるのだめの信号
である。
次に動作について説明する。制御プログラムを記憶した
メモリ２、及びそのプログラムデータのパリティビット
データを記憶したパリティピットメモリ３をマイクロプ
ロセッサｌがアクセス（メモリリード）するたびに、パ
リティチェック回路４によってメモリデータの健全性が
チエツクされる。その結果、パリティエラーが検出され
るとパリティチェック回路４はエラーデータラッチ信号
８を出力して、エラーデータをエラーデータレジスタ９
に退避させるとともに、マイクロプロセッサｌに割り込
みをかけてエラー処理等を実行させる。このパリティエ
ラー検出時のメモリリードサイクルにおけるメモリアド
レス、メモリデータ、エラーデータラッチ信号、及びエ
ラーデータの時間関係を第４図に示す。同図において、
２Ｉはメモリリードサクル時間（Ｔａ）、２３はパリテ
ィチェック判定時間（Ｔ ｐ）、２４はエラーデータラ
ッチ信号のパルス幅（Ｔｗ）である。
メモリ２、及びそのプログラムデータのパリティビット
データを記憶したパリティピットメモリ３をマイクロプ
ロセッサｌがアクセス（メモリリード）するたびに、パ
リティチェック回路４によってメモリデータの健全性が
チエツクされる。その結果、パリティエラーが検出され
るとパリティチェック回路４はエラーデータラッチ信号
８を出力して、エラーデータをエラーデータレジスタ９
に退避させるとともに、マイクロプロセッサｌに割り込
みをかけてエラー処理等を実行させる。このパリティエ
ラー検出時のメモリリードサイクルにおけるメモリアド
レス、メモリデータ、エラーデータラッチ信号、及びエ
ラーデータの時間関係を第４図に示す。同図において、
２Ｉはメモリリードサクル時間（Ｔａ）、２３はパリテ
ィチェック判定時間（Ｔ ｐ）、２４はエラーデータラ
ッチ信号のパルス幅（Ｔｗ）である。
従来のメモリパリティ付マイクロプロセッサシステムは
以上のように構成されているので、パリティエラー検出
時に当該メモリアドレスとメモリデータを退避させるた
めに、メモリリードアクセス時間２Ｉ以外にパリティチ
ェック判定時間２３が必要であり、さらにパルス幅２４
のエラーデータラッチ信号が消滅した後にメモリリード
サイクルを終了させることが必要となるため、メモリリ
ードサイクル時間が長くなり、マイクロプロセッサシス
テムの性能が低下するという問題点かあった。
以上のように構成されているので、パリティエラー検出
時に当該メモリアドレスとメモリデータを退避させるた
めに、メモリリードアクセス時間２Ｉ以外にパリティチ
ェック判定時間２３が必要であり、さらにパルス幅２４
のエラーデータラッチ信号が消滅した後にメモリリード
サイクルを終了させることが必要となるため、メモリリ
ードサイクル時間が長くなり、マイクロプロセッサシス
テムの性能が低下するという問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリリードサイクルを、パリティチェック
付メモリを持たないマイクロプロセッサシステムと同等
の時間にすることのできるメモリパリティ付マイクロプ
ロセッサシステムを得ることを目的とする。
たもので、メモリリードサイクルを、パリティチェック
付メモリを持たないマイクロプロセッサシステムと同等
の時間にすることのできるメモリパリティ付マイクロプ
ロセッサシステムを得ることを目的とする。
この発明に係るメモリパリティ付マイクロプロセッサシ
ステムは、メモリリード時のデータパリティチェック、
及びエラーデータの退避を、次のバスサイクルでパイプ
ライン処理するようにしたものである。
ステムは、メモリリード時のデータパリティチェック、
及びエラーデータの退避を、次のバスサイクルでパイプ
ライン処理するようにしたものである。
この発明におけるメモリパリティ付マイクロプロセッサ
システムは、パリティチェック及びエラーデータの退避
処理を、次のバスサイクルでパイプライン処理するよう
にして、メモリリードサイクル時間を、単にマイクロプ
ロセッサがメモリデータをリードする時間だけでよくし
て、メモリリードサイクル時間を短縮し、マイクロプロ
セッサシステムの性能低下を防止する。
システムは、パリティチェック及びエラーデータの退避
処理を、次のバスサイクルでパイプライン処理するよう
にして、メモリリードサイクル時間を、単にマイクロプ
ロセッサがメモリデータをリードする時間だけでよくし
て、メモリリードサイクル時間を短縮し、マイクロプロ
セッサシステムの性能低下を防止する。
以下、この発明の一実施例を図について説明する。第１
図において、■はマイクロプロセッサ、２はメモリ、３
はパリティビットメモリ、４はパリティチェック回路、
５はアドレスバス、６はデータバス、７はエラーデータ
レジスタ、８はエラーデータラッチ信号であり、これら
は第３図に同一符号を付した従来のものと同一、あるい
は相当部分であるため詳細な説明は省略する。また、９
はマイクロプロセッサｌが生成するバスコントロール信
号、ＩＯはマイクロプロセッサｌの各バスサイクルの終
了時に、当該バスサイクルのメモリアドレスとメモリデ
ータをラッチさせるラッチ信号（ＤＬＥ）１１を生成す
るラッチ信号生成回路、１２はラッチ信号生成回路１０
で生成されたラッチ信号１１に応動してバス上のメモリ
アドレス、メモリデータ及びパリティビットをラッチす
るアドレスデータレジスタである。また、前記パリティ
チェック回路４はこのアドレスデータレジスタ、１２ｍ
ラッチされたメモリデータとパリティビットデータのチ
エツクを行っている。
図において、■はマイクロプロセッサ、２はメモリ、３
はパリティビットメモリ、４はパリティチェック回路、
５はアドレスバス、６はデータバス、７はエラーデータ
レジスタ、８はエラーデータラッチ信号であり、これら
は第３図に同一符号を付した従来のものと同一、あるい
は相当部分であるため詳細な説明は省略する。また、９
はマイクロプロセッサｌが生成するバスコントロール信
号、ＩＯはマイクロプロセッサｌの各バスサイクルの終
了時に、当該バスサイクルのメモリアドレスとメモリデ
ータをラッチさせるラッチ信号（ＤＬＥ）１１を生成す
るラッチ信号生成回路、１２はラッチ信号生成回路１０
で生成されたラッチ信号１１に応動してバス上のメモリ
アドレス、メモリデータ及びパリティビットをラッチす
るアドレスデータレジスタである。また、前記パリティ
チェック回路４はこのアドレスデータレジスタ、１２ｍ
ラッチされたメモリデータとパリティビットデータのチ
エツクを行っている。
次に動作について説明する。マイクロプロセッサ１がメ
モリ２、パリティピットメモリ３をアクセス（メモリリ
ード）するたびにラッチ信号生成回路１０ヘバスコント
ロール信号９を出力する。
モリ２、パリティピットメモリ３をアクセス（メモリリ
ード）するたびにラッチ信号生成回路１０ヘバスコント
ロール信号９を出力する。
ラッチ信号生成回路１０はこのバスコントロール信号９
に応動して、当該バスサイクルの終了時にラッチ信号１
１を生成してアドレスデータレジスタ１２へ出力し、こ
れを受けたアドレスデータレジスタ１２は当該バスサイ
クルのメモリアドレス、メモリデータ及びパリティビッ
トデータ（ラッチデータ）をラッチする。このアドレス
データレジスタ１２にラッチされたラッチデータは次の
バスサイクル期間中にパリティチェック回路４によって
その健全性がチエツクされる。その結果、パリティエラ
ーが検出されるとパリティチェック回路４はエラーデー
タラッチ信号８を出力し、アドレスデータレジスタ１２
にラッチされているメモリアドレス及びメモリデータ（
エラーデータ）をエラーデータレジスタ９に退避させ、
さらに、マイクロプロセッサ１に割り込みをかけてエラ
ー処理等を実行させる。このパリティエラー検出時のメ
モリリードサイクル及び次のバスサイクルにおけるメモ
リアドレス、メモリデータ、ラッチ信号、ラッチデータ
、エラーデークラッチ信号、及びエラーデータの時間関
係を第２図に示す。同図において、２１はメモリリード
アクセス時間（Ｔａ）、２２はマイクロプロセッサｌの
データセットアツプ時間（Ｔｓ）、２３はパリティチェ
ック判定時間（Ｔ ｐ）、２４はエラーデークラッチ信
号のパルス幅（Ｔ實）である。
に応動して、当該バスサイクルの終了時にラッチ信号１
１を生成してアドレスデータレジスタ１２へ出力し、こ
れを受けたアドレスデータレジスタ１２は当該バスサイ
クルのメモリアドレス、メモリデータ及びパリティビッ
トデータ（ラッチデータ）をラッチする。このアドレス
データレジスタ１２にラッチされたラッチデータは次の
バスサイクル期間中にパリティチェック回路４によって
その健全性がチエツクされる。その結果、パリティエラ
ーが検出されるとパリティチェック回路４はエラーデー
タラッチ信号８を出力し、アドレスデータレジスタ１２
にラッチされているメモリアドレス及びメモリデータ（
エラーデータ）をエラーデータレジスタ９に退避させ、
さらに、マイクロプロセッサ１に割り込みをかけてエラ
ー処理等を実行させる。このパリティエラー検出時のメ
モリリードサイクル及び次のバスサイクルにおけるメモ
リアドレス、メモリデータ、ラッチ信号、ラッチデータ
、エラーデークラッチ信号、及びエラーデータの時間関
係を第２図に示す。同図において、２１はメモリリード
アクセス時間（Ｔａ）、２２はマイクロプロセッサｌの
データセットアツプ時間（Ｔｓ）、２３はパリティチェ
ック判定時間（Ｔ ｐ）、２４はエラーデークラッチ信
号のパルス幅（Ｔ實）である。
なお、上記実施例ではメモリリードサイクル時のメモリ
アドレス、メモリデータ等をラッチするためのトリガ信
号として、ラッチ信号生成回路１０がマイクロプロセッ
サｌからのバスコントロール信号９に基づいて生成した
ラッチ信号１１を用いたものを示したが、一般的に、マ
イクロプロセッサ１への応答信号として使用されている
レディ信号（ＲＥＡＤＹ）、あるいはアック信号（ＡＣ
Ｋ）を、前記ラッチ用のトリガ信号として使用してもよ
い。
アドレス、メモリデータ等をラッチするためのトリガ信
号として、ラッチ信号生成回路１０がマイクロプロセッ
サｌからのバスコントロール信号９に基づいて生成した
ラッチ信号１１を用いたものを示したが、一般的に、マ
イクロプロセッサ１への応答信号として使用されている
レディ信号（ＲＥＡＤＹ）、あるいはアック信号（ＡＣ
Ｋ）を、前記ラッチ用のトリガ信号として使用してもよ
い。
以上のように、この発明によればパリティチェック及び
エラーデータの退避を、次のバスサイクルでパイプライ
ン処理するように構成したので、パリティチェック及び
エラーデータの退避のための処理時間がメモリリードサ
イクル時間に影響を与えることがなくなり、拘束メモリ
アクセス処理が可能で、高性能なマイクロプロセッサシ
ステムが得られる効果がある。
エラーデータの退避を、次のバスサイクルでパイプライ
ン処理するように構成したので、パリティチェック及び
エラーデータの退避のための処理時間がメモリリードサ
イクル時間に影響を与えることがなくなり、拘束メモリ
アクセス処理が可能で、高性能なマイクロプロセッサシ
ステムが得られる効果がある。
第１図はこの発明の−、実施例によるメモリパリティ付
マイクロプロセッサシステムを示すシステム構成図、第
２図はそのバスサイクルのタイミングを示すタイムチャ
ート、第３図は従来のメモリパリティ付マイクロプロセ
ッサシステムを示すシステム構成図、第、４図はそのバ
スサイクルのタイミングを示すタイムチャートである。 ■はマイクロプロセッサ、２はメモリ（パリティチェッ
ク付メモリ）、３はパリティビットメモリ（パリティチ
ェック付メモリ）、４はパリティチェック回路、７はエ
ラーデータレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第２図 第３図 ら 遍４図 手続補正書（自発） ν・５・イ１ 昭和 Ｅ］ 特許Ｉヤ長官殿 １、事件の表示 特願昭 ６２−２５６９７３号２
、発明の名称 メモリパリティ付マイクロプロセッサシステム３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細：すをつぎのとおり訂正する。 （３）別紙の通シ第２図を補正する。 ７、 添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （２）補正後の第２図を記載した書面 １ 通板上 補正後の特許請求の範囲 システムを制御するマイクロプロセッサと、前記マイク
ロプロセッサによってアクセスされるパリティチェック
付メモリと、前記パリティチェック付メモリのメモリデ
ータのパリティチェックを行うパリティチェック回路と
、前記パリティチェック回路がパリティエラーを検出し
た時、前記パリティチェック付メモリのその時のメモリ
アドレス及びメモリデータを待避させるエラーデータレ
ジスタとを備えたメモリパリティ付マイクロプロセッサ
システムにおいて、前記パリティチェック付メモリのメ
モリリード時の前記パリティチェック、及び前記パリテ
ィエラー検出時の前記メモリアドレス及びメモリデータ
の待避を、次のバスサイクルでパイプライン処理するこ
とを特徴とするメモリパリティ付マイクロプロセッサシ
ステム。
マイクロプロセッサシステムを示すシステム構成図、第
２図はそのバスサイクルのタイミングを示すタイムチャ
ート、第３図は従来のメモリパリティ付マイクロプロセ
ッサシステムを示すシステム構成図、第、４図はそのバ
スサイクルのタイミングを示すタイムチャートである。 ■はマイクロプロセッサ、２はメモリ（パリティチェッ
ク付メモリ）、３はパリティビットメモリ（パリティチ
ェック付メモリ）、４はパリティチェック回路、７はエ
ラーデータレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。 （外２名） 第２図 第３図 ら 遍４図 手続補正書（自発） ν・５・イ１ 昭和 Ｅ］ 特許Ｉヤ長官殿 １、事件の表示 特願昭 ６２−２５６９７３号２
、発明の名称 メモリパリティ付マイクロプロセッサシステム３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細：すをつぎのとおり訂正する。 （３）別紙の通シ第２図を補正する。 ７、 添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （２）補正後の第２図を記載した書面 １ 通板上 補正後の特許請求の範囲 システムを制御するマイクロプロセッサと、前記マイク
ロプロセッサによってアクセスされるパリティチェック
付メモリと、前記パリティチェック付メモリのメモリデ
ータのパリティチェックを行うパリティチェック回路と
、前記パリティチェック回路がパリティエラーを検出し
た時、前記パリティチェック付メモリのその時のメモリ
アドレス及びメモリデータを待避させるエラーデータレ
ジスタとを備えたメモリパリティ付マイクロプロセッサ
システムにおいて、前記パリティチェック付メモリのメ
モリリード時の前記パリティチェック、及び前記パリテ
ィエラー検出時の前記メモリアドレス及びメモリデータ
の待避を、次のバスサイクルでパイプライン処理するこ
とを特徴とするメモリパリティ付マイクロプロセッサシ
ステム。
Claims (1)
- システムを制御するマイクロプロセッサと、前記マイク
ロプロセッサによってアクセスされるパリテイチェック
付メモリと、前記パリテイチェック付メモリのメモリデ
ータのパリテイチェックを行うパリテイチェック回路と
、前記パリテイチェック回路がパリテイエラーを検出し
た時、前記パリテイチェック付メモリのその時のメモリ
アドレス及びメモリデータを退避させるエラーデータレ
ジスタとを備えたメモリパリテイ付マイクロプロセッサ
システムにおいて、前記パリテイチェック付メモリのメ
モリリード時の前記パリテイチェック、及び前記パリテ
イエラー検出時の前記メモリアドレス及びメモリデータ
の退避を、次のバスサイクルでパイプライン処理するこ
とを特徴とするメモリパリテイ付マイクロプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256973A JPH0199133A (ja) | 1987-10-12 | 1987-10-12 | メモリパリテイ付マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256973A JPH0199133A (ja) | 1987-10-12 | 1987-10-12 | メモリパリテイ付マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199133A true JPH0199133A (ja) | 1989-04-18 |
Family
ID=17299946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256973A Pending JPH0199133A (ja) | 1987-10-12 | 1987-10-12 | メモリパリテイ付マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348240A2 (en) * | 1988-06-24 | 1989-12-27 | Nec Corporation | Microprocessor equipped with parity control unit on same chip |
| JP2003092946A (ja) * | 2001-09-21 | 2003-04-02 | Ricoh Co Ltd | 飼主音声再生システムの動作方法、飼主音声情報送信装置、飼主音声再生システムの動作方法、飼主音声出力装置を動作させるためのプログラム、食料供給システムの動作方法、食料供給装置を動作させるためのプログラム、被保護動物映像配信システムの動作方法および被保護動物映像配信装置 |
-
1987
- 1987-10-12 JP JP62256973A patent/JPH0199133A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348240A2 (en) * | 1988-06-24 | 1989-12-27 | Nec Corporation | Microprocessor equipped with parity control unit on same chip |
| JP2003092946A (ja) * | 2001-09-21 | 2003-04-02 | Ricoh Co Ltd | 飼主音声再生システムの動作方法、飼主音声情報送信装置、飼主音声再生システムの動作方法、飼主音声出力装置を動作させるためのプログラム、食料供給システムの動作方法、食料供給装置を動作させるためのプログラム、被保護動物映像配信システムの動作方法および被保護動物映像配信装置 |
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