JPS61163452A - 中央制御装置 - Google Patents
中央制御装置Info
- Publication number
- JPS61163452A JPS61163452A JP60003823A JP382385A JPS61163452A JP S61163452 A JPS61163452 A JP S61163452A JP 60003823 A JP60003823 A JP 60003823A JP 382385 A JP382385 A JP 382385A JP S61163452 A JPS61163452 A JP S61163452A
- Authority
- JP
- Japan
- Prior art keywords
- parity check
- memory
- terminal
- check function
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は蓄積プログラム制御方式を採用し処理する中央
制御装置に関する。
制御装置に関する。
従来の技術
従来、中央制御装置が実行するプログラムを格納するメ
モリとしてＥＦＲＯＭを使用し、ＥＰＲＯＭＫ関しても
パリティピットを持ち、パリティチェック機能を生かす
場合、プログラム格納用のＥＦＲＯＭとハリティビット
用のＥＦＲＯＭを別チップとして持たなければならない
。
モリとしてＥＦＲＯＭを使用し、ＥＰＲＯＭＫ関しても
パリティピットを持ち、パリティチェック機能を生かす
場合、プログラム格納用のＥＦＲＯＭとハリティビット
用のＥＦＲＯＭを別チップとして持たなければならない
。
第３図はマイクロプロセッサＣＰＵ 、メモリＭＥＭ及
びメモリパリティチェック回路ＰＴＹ Ｃ１（Ｋを有す
る従来の中央制御装置のブロック図である。
びメモリパリティチェック回路ＰＴＹ Ｃ１（Ｋを有す
る従来の中央制御装置のブロック図である。
第３図に於いて、通常のプログラム処理は、マイクロプ
ロセッサＣＰＵからアドレス情報ＡＯ〜Ａ１５をメモリ
ＭＫＭへ出力することによりメモリＭＥＭからメモリ内
容及びパリティピットがデータ線ＤＯ〜Ｄ７． ＰＴＹ
へ出力され、マイクロプロセッサＣＰＵに読込まれると
ともにメモリパリティチェック回路ＰＴＹ ＧＨＫでデ
ータのパリティチェックが行なわれる。このメモリパリ
ティチェック回路Ｐ’ｒＹ Ｃ１（Ｋによるパリティチ
ェックの結果が正常であれば、出端子は′″ＨＩＧ）ｌ
”レベルを保持され、マイクロプロセッサΩＰＵは該
データに対する処理を実行するが、異常が認められた場
合にはＷｉ−ｕ（端子を“Ｌ（１）Ｗ″レベルすること
によシ、マイクロプロセツｖｃＰＵの割込み要求端子Ｎ
ＭＩに”ＬＯＷ ”レベルが伝わり、マイクロプロセッ
サＣＰＵの障害割込みが発生する構成となっている。
ロセッサＣＰＵからアドレス情報ＡＯ〜Ａ１５をメモリ
ＭＫＭへ出力することによりメモリＭＥＭからメモリ内
容及びパリティピットがデータ線ＤＯ〜Ｄ７． ＰＴＹ
へ出力され、マイクロプロセッサＣＰＵに読込まれると
ともにメモリパリティチェック回路ＰＴＹ ＧＨＫでデ
ータのパリティチェックが行なわれる。このメモリパリ
ティチェック回路Ｐ’ｒＹ Ｃ１（Ｋによるパリティチ
ェックの結果が正常であれば、出端子は′″ＨＩＧ）ｌ
”レベルを保持され、マイクロプロセッサΩＰＵは該
データに対する処理を実行するが、異常が認められた場
合にはＷｉ−ｕ（端子を“Ｌ（１）Ｗ″レベルすること
によシ、マイクロプロセツｖｃＰＵの割込み要求端子Ｎ
ＭＩに”ＬＯＷ ”レベルが伝わり、マイクロプロセッ
サＣＰＵの障害割込みが発生する構成となっている。
発明が解決しようとする問題点
しかしながらプログラム用のＥＦＲＯＭの修正を行なう
場合にはパリティビット用のＥＦＲＯＭも修正する必要
があること及びパリティビット用のＥＦＲＯＭの修正に
手間が費るということからプログラムデパック等の効率
が悪いという欠点があった。
場合にはパリティビット用のＥＦＲＯＭも修正する必要
があること及びパリティビット用のＥＦＲＯＭの修正に
手間が費るということからプログラムデパック等の効率
が悪いという欠点があった。
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、一時的にパリティチェック機能
を禁止することによシ、上記欠点を除去し、プログラム
デパック等の効率を向上させることを可能とした新規な
中央制御装置を提供することにある。
従って本発明の目的は、一時的にパリティチェック機能
を禁止することによシ、上記欠点を除去し、プログラム
デパック等の効率を向上させることを可能とした新規な
中央制御装置を提供することにある。
問題点を解決する為の手段
上記目的を達成する為に、本発明に係る中央制御装置は
、蓄積プログラム制御方式を採用し、プログラムをＥＰ
ＲＯＭへ格納し、公知のメモリパリティチェック機能に
より常時メモリの正常性を監視している中央制御装置に
於いて、前記公知のメモリパリティチェック機能を禁止
する手段を設けたことを性徴とする。
、蓄積プログラム制御方式を採用し、プログラムをＥＰ
ＲＯＭへ格納し、公知のメモリパリティチェック機能に
より常時メモリの正常性を監視している中央制御装置に
於いて、前記公知のメモリパリティチェック機能を禁止
する手段を設けたことを性徴とする。
発明の実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示し、第３図の構成にメモ
リパリティチェックの禁止スイッチＳＷを有した場合の
ブロック構成図である。第２図は本発明の他の実施例を
示し、一定の単位で分割されたメモリ空間毎にメモリパ
リティチェックの禁止スイッチＳｏ −８７を有した場
合のブロック構成図である。
リパリティチェックの禁止スイッチＳＷを有した場合の
ブロック構成図である。第２図は本発明の他の実施例を
示し、一定の単位で分割されたメモリ空間毎にメモリパ
リティチェックの禁止スイッチＳｏ −８７を有した場
合のブロック構成図である。
第１図はメモリパリティチェック回路Ｐ’ｒＹ Ｃ１（
ＫのＥＲＲ端子とマイクロプロセッサＣＰＵの１端子間
にパリティチェック機能の禁止手段のスイッチＳＷを設
け、パリティチェック機能を禁止したい場合には、スイ
ッチＳＷを開けておくことによりマイクロプロセッサＣ
ＰＵのＮＭＩ端子は常Ｋ”ＨＩＧＩ（”レベルが保持さ
れ、パリティ異常による割込みが防止されるよう構成し
た実施例である。
ＫのＥＲＲ端子とマイクロプロセッサＣＰＵの１端子間
にパリティチェック機能の禁止手段のスイッチＳＷを設
け、パリティチェック機能を禁止したい場合には、スイ
ッチＳＷを開けておくことによりマイクロプロセッサＣ
ＰＵのＮＭＩ端子は常Ｋ”ＨＩＧＩ（”レベルが保持さ
れ、パリティ異常による割込みが防止されるよう構成し
た実施例である。
第２図は、中央制御装置が有する６４にバイトのメモリ
空間をデコーダＤＥＣＫアドレス線Ａ １３〜Ａ１５を
与え、データの異常が検出されたときにメモリチェック
回路ＰＴＹ ＣＨＫのＥＲＲ端子から出力される信号を
デコードし、デコーダＤＥＣの出力端子ＱＯ〜Ｑ７に対
応するスイッチＳＯ〜Ｓ７の開閉状態により８にバイト
毎にメモリパリティチェック機能を禁止出来るよう構成
した実施例である。
空間をデコーダＤＥＣＫアドレス線Ａ １３〜Ａ１５を
与え、データの異常が検出されたときにメモリチェック
回路ＰＴＹ ＣＨＫのＥＲＲ端子から出力される信号を
デコードし、デコーダＤＥＣの出力端子ＱＯ〜Ｑ７に対
応するスイッチＳＯ〜Ｓ７の開閉状態により８にバイト
毎にメモリパリティチェック機能を禁止出来るよう構成
した実施例である。
第１図から第３図に於いてメモリチェック回路ＰＴＹ
Ｃ）ＩＫのＥＶＥＮ端子がアース接続されているのはＥ
ＶＥＮパリティチェックを行なっていることを示す。
Ｃ）ＩＫのＥＶＥＮ端子がアース接続されているのはＥ
ＶＥＮパリティチェックを行なっていることを示す。
発明の効果
本発明は、以上説明したように、 ＥＰＲＯＭを使用し
た中央制御装置のパリティチェック機能を一時的に禁止
することにより、デバッグ時のプログラム修正をパリテ
ィビット用のｇＰＲＯＭの修正を意識することなく出来
るという効果がある。
た中央制御装置のパリティチェック機能を一時的に禁止
することにより、デバッグ時のプログラム修正をパリテ
ィビット用のｇＰＲＯＭの修正を意識することなく出来
るという効果がある。
第１図は本発明の一実施例を示し、メモリパリティチェ
ック機能の禁止スイッチＳＷを有した場合のブロック構
成図、第２図は本発明の他の実施例を示し、一定の単位
で分割されたメモリ空間毎にメモリパリティチェック機
能の禁止スイッチＳＯ〜Ｓ７を有した場合のブロック構
成図、第３図はマイクロプロセッサＣＰＵ 、メモリＭ
ＥＭ及びメモリパリティチェック回路ＰＴＹ ＧＨＫを
有する従来の中央制御装置のブロック図である。 ＣＰＵ・・・マイクロプロセッサ、ＭＥＭ・・・メモリ
。
ック機能の禁止スイッチＳＷを有した場合のブロック構
成図、第２図は本発明の他の実施例を示し、一定の単位
で分割されたメモリ空間毎にメモリパリティチェック機
能の禁止スイッチＳＯ〜Ｓ７を有した場合のブロック構
成図、第３図はマイクロプロセッサＣＰＵ 、メモリＭ
ＥＭ及びメモリパリティチェック回路ＰＴＹ ＧＨＫを
有する従来の中央制御装置のブロック図である。 ＣＰＵ・・・マイクロプロセッサ、ＭＥＭ・・・メモリ
。
Claims (1)
- 蓄積プログラム制御方式を採用し、プログラムをＥＰＲ
ＯＭへ格納し、公知のメモリパリティチェック機能によ
り常時メモリの正常性を監視している中央制御装置に於
いて、前記公知のメモリパリティチェック機能を禁止す
る手段を設けたことを特徴とする中央制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003823A JPS61163452A (ja) | 1985-01-11 | 1985-01-11 | 中央制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003823A JPS61163452A (ja) | 1985-01-11 | 1985-01-11 | 中央制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163452A true JPS61163452A (ja) | 1986-07-24 |
Family
ID=11567913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003823A Pending JPS61163452A (ja) | 1985-01-11 | 1985-01-11 | 中央制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
| JPH0784814A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | 計算機の誤り検出装置 |
-
1985
- 1985-01-11 JP JP60003823A patent/JPS61163452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
| JPH0784814A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | 計算機の誤り検出装置 |
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