JPS6385833A - マイクロプロセツサの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、格納されたプログラムに基づいて所定の演
算処理を実行するマイクロプロセッサの制御回路に関す
るものである。

〔従来の技術〕

従来、この種の装置はウオッチドックタイマによる一定
周期の割込信号に対してプロセッサが正常に応答するか
どうかを調べることにより、プロセッサの正常／異常を
判定するように構成されている。

〔発明が解決しようとする問題点〕

このため、プロセッサの割込端子等のハードウェアソー
スを誤動作検出用に占有されてソフトウェアのオーバヘ
ッドが発生する。また、ウオッチドックタイマの割込周
期がプロセッサのマシンサイクルに比較して非常に遅い
ため、誤動作を検知した時点では、既にプロセッサの暴
走により機器本体に対して重大な悪影響を与えてしまう
可能性があった、さらに、プロセッサが暴走していたと
してもウオッチドックタイマからの割込みに対してさえ
正常に応答していれば暴走を検知できなかった。さらに
暴走は検知可能であってもプロセッサの命令のミスリー
ドは異常として検出できない０例えばプロセッサのＡレ
ジスタからＢレジスタへのデータムーブとＡレジスタか
らＣレジスタへのデータムーブのＯＦコードが１ビツト
しか違わない場合、この１ビツトを読み違えても異常と
は検出できない等の幾多の問題点があった。

この発明は、上記の問題点を解消するためになされたも
ので、マイクロプロセッサがメモリから読み出した命令
語またはデータに固有のパリティデータをあらかじめ格
納しておき、マイクロプロセッサが読み出した命令語ま
たはデータ処理に並行して読み出してそのパリティデー
タと命令語またはデータのビットデータの総和に基づい
てマイクロプロセッサのマシンサイクルを制御すること
により、マイクロプロセッサの誤動作または暴走を停止
できるマイクロプロセッサの制御回路を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明に係るマイクロプロセッサの制御回路は、メモ
リに格納されるシーケンスプログラムの所定ビット毎に
対応するパリティデータをあらかじめ記憶するパリティ
データ記憶手段と、マイクロプロセッサがメモリに格納
される命令フェッチに並行して、パリティデータ記憶手
段からフェッチされるパリティデータとを加算して、ダ
イナミックに切り換わる奇数または偶数のパリティチェ
ック信号を出力するパリティチェック信号出力手段と、
このパリティチェック信号出力手段から出力される奇数
または偶数のパリティチェック信号に基づいてマイクロ
プロセッサのマシンサイクルを停止するリセット信号を
出力する制御手段とを設けたものである。

〔作用〕

この発明においては、マイクロプロセッサがメモリに格
納される命令コードをフェッチする場合に、この命令コ
ードに対応するパリティデータがパリティデータ記憶手
段から読み出され、パリティデータ信号出力手段により
命令コードのビットデータと読み出されたパリティデー
タとが加算され、偶数または奇数に切り換わるパリティ
チェック信号が出力され、このパリティチェック信号に
基づいて制御手段がマイクロプロセッサに対してリセッ
ト信号を送出し、マシンサイクルを停止させる。

〔実施例〕

第１図はこの発明の一実施例を示すマイクロプロセッサ
の制御回路の構成を説明するブロック図であり、１はマ
イクロプロセッサ（Ｍ　Ｐ　Ｕ）で、プログラムＲＯＭ
２に格納されたシーケンスデータ（プログラム）に基づ
いて入出力ボート３を介してインタフェースされるデー
タを処理する。４ｔ＊　ＲＡ　Ｍで、ＭＰＵ１が処理す
るデータのワークメモリとして機能する。ＭＰＵＩはア
ドレスデータＡＤＯ”ＡＤ７　とデータＤＡｏ−ＤＡ、
とを同一信号ピン上で時分割処理するため、ラッチ５に
よりアドレスデータＡＤｏ　−ＡＤ７　とデータＤＡｏ
　−ＤＡ７　　とが後述するタイミング信号ＡＬＥによ
り分離される。６はこの発明のパリティデータ記憶手段
をなすチェックＲＯＭ　（ＣＲＯＭ）で、ＭＰＵ１の異
常を検出するためのチェックデータ（パリティデータ）
が格納されており、ＭＰＵ１の全メモリアドレス空間６
４にバイトに対して１バイト毎にＣＲＯＭ６のデータが
１ビツトずつチェックビットとして割り当てられる。７
はデータセレクタで、ＣＲＯＭ８から読み出された８ビ
ツトの並列データのうち、プログラムＲＯＭ２の該当メ
モリアドレスに対応するデータビットを選択するもので
、例えばプログラムＲＯＭ２のメモリアドレス（０００
０）Ｈ番地に対応するＣＲＯＭ６のチェックデータは（
００００））１番地の「０」ビット目である。同様にプ
ログラムＲＯＭ２のメモリアドレス（ＦＦＦＦ）Ｈ番地
にはＣＲＯＭ６の（ＩＦＦＦ）Ｈ番地の７ビツト目がパ
リティデータとして対応している。８はフリップフロッ
プ−（ＦＦ）で、ＭＰＵ１がプログラムＲＯＭ２の所定
アドレスに格納された第１のオペランドコード（第１０
Ｆコード）をフェッチした場合にＣ端子がハイレベルと
なり、それ以外はＣ端子がローレベルとなる。９はフリ
ップフロップ（ＦＦ）で、ゲート１３の出力がＤ端子に
入力されるとともに、Ｃ端子にＭＰＵ１から出力される
タイミング信号ＭＥＭＲＥＡＤ　（アクティブロー）が
入力される。ＦＦ９はＭＰＵ１の異常検知を検知した場
合に、反転Ｃ端子がローレベルとなってＭＰＵＩのマシ
ンサイクルを停止させるリセット信号を出力する。１０
はこの発明のパリティデータ信号出力手段となるパリテ
ィチェッカで、ＤＡＴＡＩＮＰＵＴ端子にはＭＰＵ１が
プログラムＲＯＭ２をアクセスしたときのみプログラム
ＲＯＭ２のデータが入力され、ＲＡＭ４がアクセスされ
ているときは（ＦＦ）Ｈが入力される。パリティチェッ
カ１ｏはＤＡＴＡＩＮＰＵＴ端子に入力される８ビツト
データとデータセレクタ７で選択されて０ＤＤＩＮＰＵ
Ｔ端子マタはＥＶＥＮＩＮＰＵＴ端子ニ入力される端子
ニド力−タとのビットデータを加算し、その総和が偶数
の場合はΣＥＶＥＮＯＵＴＰＵ丁端子をハイレベル、Σ
０ＤＤＯＵ丁ＰＵＴ　！　子をローレベルにセットする
とともに、その総和が奇数の場合はΣ０ＤＤＯＵＴＰＵ
Ｔ端子をハイレベル、ΣＥＶＥＮＯＵＴＰＵＴ端子をロ
ーレベルにセットする。１１．１２はナンドゲルト、１
３．１４はゲート回路、１５はインバータ回路、１６は
ＬＥＤ表示器で、ＦＦ９の反転Ｃ端子がローレベルにな
った場合にハイレベルになるＣ端子に接続されており、
Ｃ端子がハイレベルにセットされた場合に点灯してＭＰ
Ｕ　１の暴走をオペレータに報知する。Ｔ１〜Ｔ６は信
号ターミナルで、信号ターミナルＴ１はＭＰＵ１から出
力されるアドレスデータＡＤ［ｌ〜ＡＤ１５をＣＲＯＭ
６　。

ＲＡＭ４　、プログラムＲＯＭ２　、入出力ポート３に
出力し、信号ターミナルＴ２はアドレスデータＡＤｏ−
ＡＤ７が出力されるとともに、データＤＡＯ”ＤＡ７が
入出力され、信号ターミナルＴ３はＭＰＵ１が外部メモ
リからデータをリードするためのタイミング信号ＭＥＭ
ＲＥＡＤ　Ｉ　Ｆ　Ｆ　９に出力し、信号ターミナルＴ
４はゲート回路１４から出力されるリセット信号が入力
され、信号ターミナルＴ５はＭＰＵ１が第１０Ｆコード
をフェッチした場合にＭ１信号をＦＦ８のＤ端子に対し
て出力し、信号ターミナルＴ６は信号ターミナルＴ２か
ら送出されるアドレスデータＡＤＯ−ＡＤ７　とデータ
ＤＡｏ　−ＤＡ７　とを分離するＡＬＥ信号をラッチ５
のクロック端子ＣＬＫおよびＦＦ８のＣ端子に出力する
。なお、ＦＦ８のＲ端子にはマニュアルリセットスイッ
チ（図示しない）または電源投入時に強制リセット信号
が入力される。

次に第１図に示したプログラムＲＯＭ２　、ＲＡＭ４に
格納されているデータについて説明する。

ＣＲＯＭ８のビットデータはＭＰＵ　１の全メモリアド
レス空間６４にバイトに対して各１ビツトが割り当てら
れているため、８にバイトのメモリ容量となる。このビ
ットデータはプログラムＲＯＭ２に格納されるプログラ
ムデータおよびＲＡＭ４のデータと関連しており、プロ
グラムＲＯＭ２内のプログラムデータのうち、第１０Ｆ
コードが格納されているアドレスに対応するＣＲＯＭ６
のデータビットはプログラムデータに対して偶数のパリ
ティビットとなっている。また、プログラムＲＯＭ２の
データのうち、第１０Ｆコード以外のデータが格納され
ているアドレスに対応するＣＲＯＭ６のデータビットは
奇数のパリティビットになっている。さらに、ＲＡＭ４
には処理データが格納されるだけで、ＭＰＵ１のプログ
ラムは格納されていないので、ＲＡＭ４の配置されてい
るアドレスに対応するＣＲＯＭ８のデータビットは全て
「１」がセットされている。これは、ＭＰＵ　１がＲＡ
Ｍ４をアクセスする場合、パリティチェッカ１０のＤＡ
ＴＡＩＮＰＵＴ端子には（ＦＦ））Ｉが入力され、かつ
ＲＡＭ４には処理データが格納されており、ＭＰＵ１の
プログラムは格納されていないので、ＣＲＯＭ６のデー
タビットを「１」にセットすることにより総和が奇数と
なるようにセットするためである。

次に第２図に示す°タイミングチャートを参照しながら
この発明による誤動作検知制御動作について説明する。

第２図はこの発明による誤動作検知制御動作を説明する
タイミングチャートであり、第１図と同−のものには同
じ符号を付しである。

電源投入時リセットまたは手動リセットが第１図に示す
ラインＬから入力されると、ＭＰＵ１およびＦＦ８．９
にリセットがかかり、ＦＦ９の反転Ｃ端子はハイレベル
となる。ここで、リセットが解除されると、ＭＰＵＩは
プログラムＲＯＭ２に格納されたプログラムを読出し命
令の実行を開始する（命令フェッチサイクル）、この際
、ＣＲＯＭ６からもＭＰＵ１からのリードアドレスに対
応した１ビツトのパリティビットがＣＲＯＭ６の端子Ｄ
ＡＴＡｏｕｒから次々に読み出され、パリティチェッカ
１ｏに出力される。このため、パリティチェッカ１０は
ＭＰＵＩから送出されたアドレスデータＡＤｏ　−ＡＤ
Ｉ５に応じてプログラムＲＯＭ２から読み出された８ビ
ツトのデータと上述の１ビツトのパリティビットとの一
ビツト加算を行う。この加算の総和が、ΣＥＶＥＮＯＵ
ＴＰＵＴ端子をハイレベル、Σ０ＤＤＯｔｌＴＰＵＴ　
端子をローレベルにセットするとともに、その総和が奇
数の場合はΣ０ＤＤＯＵＴＰＵＴ端子ヲハイレヘル、Σ
ＥＶＥＮＯＵＴＰＵＴ端子をローレベルにセットする。

例えばＭＰＵ　１が第１０Ｆコードをフェッチしている
時は、ＭＰＵ１は信号ターミナルＴ５からＭｌ信号をＦ
Ｆ８のＤ端子に出力しているので、ＦＦ８のＣ端子はハ
イレベルとなり、ＭＰＵＩがプログラムＲＯＭ２からフ
ェッチしたデータのパリティ結果が偶数となった場合は
、ΣＥＶＥＮＯＵＴＰＵＴ端子をハイレベル。

Σ０ＤＤＯＵＴＰＵＴ端子をローレベルにセットするの
で、ＦＦ８のＣ端子がハイレベルに立ち上った時点では
、ゲート回路１３の出力がローレベルとなり、この結果
ＦＦ９の反転Ｃ端子はハイレベルとなり、ゲート回路１
４の出力はハイレベルに保持されてリセット信号はＭＰ
Ｕ１に出力されない。

また、ＦＦ８のＣ端子はＭＰＵ１が第１０Ｆコード以外
のデータを読み込んでいる場合は、ローレベルとなるの
で、この時パリティチェッカ１ｏに入力されるビットデ
ータの総和が奇数となると、ΣＥＶＥＮＯＵＴＰＵＴ端
子をｏ−レベル、Σ０［ＩＤＯυＴＰＵＴ端子をハイレ
ベルにセットするので、ＦＦ９のＣ端子がハイレベルに
立ち上った時点では、ゲート回路１３の出力がローレベ
ルとなり、この結果ＦＦ９の反転Ｃ端子はハイレベルと
なり、ゲート回路１４の出力はハイレベルに保持されて
リセット信号はＭＰＵＩに出力されない０以上がＭＰＵ
１が正常時の動作で、命令実行シーケンスが正常であり
、プログラムのミスリードがなければＭＰＵ　１はリセ
ットされることなく、動作を継続する。

ＭＰＵ１の暴走は、プログラムＲＯＭ２に格納されてい
るプログラムとＭＰＵ１のシーケンスが合わなくなるた
めに発生する。ＭＰＵ１がノイズ、回路の故障により正
常なシーケンスから外れると、第１０Ｆコードのフェッ
チを正規のアドレスから実行しなくなる。

この実施例では、ＭＰＵＩが第１０Ｆコードをフェッチ
するシーケンスにおいて、プログラムＲＯＭ２に格納さ
れている本来の第１０Ｆコード以外のデータを第１０Ｆ
コードとしてフェッチすると、パリティチェッカ１ｏに
入力されるパリティビットとＤＡＴＡＩＮＰＵＴ端子に
に入力されるデータのビットデータの総和が奇数となり
、ΣＥＶＥＮＯＵＴＰＵ丁端子ヲローレベル、Σ０ＤＤ
ＯＵＴＰＵＴ　端子をハイレベルにセットするので、Ｆ
Ｆ９のＣ端子がハイレベルに立ち上った時点では、ゲー
ト回路１３の出力゛がハイレベルとなり、この結果ＦＦ
９の反転Ｃ端子はローレベルとなり、ゲート回路１４の
出力はローレベルに保持されてリセット信号がＭＰＵＩ
の信号ターミナルＴ４に入力され、ＭＰＵ　１　＋７）
マシンサイクルが強制的に停止する。このとき、Ｆ、Ｆ
９のＣ端子はハイレベルとなり、ＬＥＤ表示器１６が点
灯し、オペレータにシステムダウンを報知する。

次に命令のミスリードにより誤った命令を実行する場合
のＭＰＵ１のリセット動作について説明する。

ノイズ等により正規のプログラムがプログラムＲＯＭ２
から読み出せなかった場合、正規の命令と誤って読み込
まれ、異なった命令として解釈されたデータが異なるシ
ーケンスを持つ場合、例えば一方の命令が２バイトで構
成され、他方が１バイトで構成される場合は、暴走とし
て検知できるが、同一のシーケンスを持つ場合は、暴走
を起さないが、パリティエラーとして誤動作を検知でき
る。すなわち、パリティチェッカ１０でのパリティビッ
トとＤＡＴＡＩＮＰｔｌＴ端子にに入力されるデータの
ビットデータの総和が奇数となり、ΣＥＶＥＮＯＵＴＰ
ＵＴ端子をｏ−Ｌ／へ／Ｉ／、Σ０［ＩＤ０ＵＴＰＵＴ
端子をハイレベルにセットするので、ＦＦ９のＣ端子が
ハイレベルに立ち上った時点では、ゲート回路１３の出
力がハイレベルとなり、この結果ＦＦ９の反転Ｃ端子は
ローレベルとなり、ゲート回路１４の出力はローレベル
に保持されてリセット信号がＭＰＵ１の信号ターミナル
Ｔ４に入力され、ＭＰＵ１のマシンサイクルが強制的に
停止する。

このとき、ＦＦ９のＣ端子はハイレベルとなり、ＬＥＤ
表示器１６が点灯し、オペレータにシステムダウンを報
知する。

なお、上記実施例では、ＭＰＵ１がプログラムＲＯＭ２
に格納されたプログラムに応じて入出力ボート３を介し
て接続される周辺機器をシステム制御する装置を例にし
て説明したが、パリティビットをメモリに対する読出し
／誤読込みのチェックに使用するように構成すれば、パ
ーソナルコンピュータおよび小型のコンピュータシステ
ムにこの発明を適応できる。また、上記実施例では誤動
作を検知すると、直ちにリセット信号をＭＰＵ　１に入
力する場合について説明したが、割込みをかけることに
より、ＭＰＵ　１に命令フェッチをリトライさせるよう
に構成してもよいことは云うまでもない。

〔発明の効果〕

以上説明したように、この発明はメモリに格納されるシ
ーケンスプログラムの所定ビット毎に対応するパリティ
データをあらかじめ記憶するパリティデータ記憶手段と
、マイクロプロセッサがメモリに格納される命令フェッ
チに並行して、パリティデータ記憶手段からフェッチさ
れるパリティデータとを加算して、ダイナミックに切り
換わる奇数または偶数のパリティチェック信号を出力す
るパリティチェック信号出力手段と、このパリティチェ
ック信号出力手段から出力される奇数または偶数のパリ
ティチェック信号に基づいてマイクロプロセッサのマシ
ンサイクルを停止するリセット信号を出力する制御手段
とを設けたので、マイクロプロセッサ応用機器の誤動作
および命令の実行シーケンスの異常をも確実に検出でき
、マイクロプロセッサ応用機器のシステム動作の信頼性
を大幅に向上できる等の優れた利点を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すマイクロプロセッサ
の制御回路の構成を説明するブロック図、第２図はこの
発明による誤動作検知制御動作を説明するタイミングチ
ャートである。 図中、１はＭＰＵ、２はプログラムＲＯＭ、３は入出力
ボート、４はＲＡＭ、５はラッチ、６はＣＲＯＭ、７は
データセレクタ、８，９はＦＦ、１ｏは排他的論理和ゲ
ート、１１はＬＥＤ表示器、１２はゲートである。

Claims (1)

【特許請求の範囲】
1. あらかじめメモリに格納されたシーケンスプログラムを
   所定ビットずつフェッチしてマシンサイクルを実行する
   マイクロプロセッサにおいて、前記メモリに格納される
   シーケンスプログラムの所定ビット毎に対応するパリテ
   ィデータをあらかじめ記憶するパリティデータ記憶手段
   と、前記マイクロプロセッサが前記メモリに格納される
   命令フェッチに並行して、前記パリティデータ記憶手段
   からフェッチされるパリティデータとを加算して、ダイ
   ナミックに切り換わる奇数または偶数のパリティチェッ
   ク信号を出力するパリティチェック信号出力手段と、こ
   のパリティチェック信号出力手段から出力される前記奇
   数または偶数のパリティチェック信号に基づいて前記マ
   イクロプロセッサのマシンサイクルを停止するリセット
   信号を出力する信号出力手段とを具備したことを特徴と
   するマイクロプロセッサの制御回路。