JPH02144744A - 外部メモリ診断機能付ｌｓｉ - Google Patents
外部メモリ診断機能付ｌｓｉInfo
- Publication number
- JPH02144744A JPH02144744A JP63300031A JP30003188A JPH02144744A JP H02144744 A JPH02144744 A JP H02144744A JP 63300031 A JP63300031 A JP 63300031A JP 30003188 A JP30003188 A JP 30003188A JP H02144744 A JPH02144744 A JP H02144744A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- external memory
- lsi
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 title claims abstract description 12
- 238000003745 diagnosis Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的】
（産業上の利用分野）
この発明は、外部メモリを有しメモリ診断を必要とする
コンピュータシステムに用いて好適な外部メモリ診断機
能付ＬＳＩに関する。 （従来の技術） 従来、外部メモリを有するシステムでは、メモリ診断は
行われていないか、又は、ソフトウェアによるアクセス
でメモリ診断を実施していた。 メモリ診断を行う事は有益であるが５、ＣＰＵを専有し
ては、システムの効果的な処理を望めない。 また、ＣＰＵを介したメモリ診断では、メモリのライト
／リードに最低でもそれぞれ数Ｔサイクルずつ必要とす
るので高速化を望めない。このことは、メモリが少ない
容量のうちは、それほど問題でなくても、大容量化に移
行しつつある現在ではシステム的にもネックとなりかね
ない。 （発明が解決しようとする課題） 上述したように従来例では、メモリ診断をＣＰＵの直接
アクセスによって行うため、処理に時間がかかり、ＣＰ
Ｕを専有してしまう事ｊｔ３になり、効果的な運用がな
されない。また、ＣＰＵの直接アクセスでメモリ診断を
行う為には、追加の人出力ボートを必要とする等の欠点
があった。 この発明は上記事情に鑑みてなされたものであり、ＣＰ
Ｕの介在なしに高速にメモリ診断を行う外部メモリ診断
機能付ＬＳＩを提１」（することを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明の外部メモリ診断機能付ＬＳＩは、ＣＰＵとメモ
リの間に位置し、テストパターンをメモリへ書込む制御
回路と、ＣＰＵの介在なくメモリのアドレスカウンタを
提供できるアドレスカウンタと、上記メモリからのデー
タ読出し時テストパターンとの一致を検出するコンパレ
ータと、診断スティタスを保持するスティタスレジスタ
とを具備し、外部からのトリガによってソフトウェアに
依存せず外部接続されるメモリの診断を行うことを特徴
とするものである。上記テストノくデータとしては固定
値、アドレスカウンタの値、または他のカウンタによる
値を使用する。 （作用） 上記構成において、まず外部トリガにより、メモリ診断
がスタートし、アドレスカウンタのカウントアツプが開
始される。制御回路によるテストデータの書込みがなさ
れ、次いで行われる読出しによりコンパレータにて比較
チエツクがなされる。この結果はスティタスレジスタに
保持され、ＣＰＵにより何時でも参照することができる
。上記動作をＣＰＵの介在なしに実現するものである。 このことにより、処理速度の高速化を実現でき、かつＣ
ＰＵの負担が軽減されるため、システムのスルーブツト
が向上する。 （実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック囚である
。図において、１は外部メモリ診断機能付ＬＳＩであり
、アドレスカウンタ１１、コンパレータ１２、スティタ
スレジスタ１３、制御回路１４で構成される。本メモリ
診断機能付ＬＳＩＩは図示せぬＣＰＵと外部メモリ２間
に接続される。ＣＰＵとはＣＰＵバス３を介して接続さ
れ、ＣＰＵは直接的にメモリ診断の機能をコントロール
しないものとする。外部メモリ２は５−ＲＡＭ、Ｄ−Ｒ
ＡＭ素子等から成る。 アドレスカウンタ１１は、メモリのアドレスとデータを
提（Ｊ（Ｌ 、コンパレータ１２は制御回路１４により
書込まれたテストデータと読み出しデータを比較する。 スティタスレジスタ１３は、メモリ診断の実行中、終了
のスティタス及びコンパレータ１２による比較の結果を
格納する。制御回路１４は、アドレスカウンタ１１のク
ロックを制御し、メモリ診断の開始、終了を制御する。 第２図は本発明実施例の動作を示すフローチャートであ
る。図において、２１は外部メモリ２にデータをライト
するステップであり、アドレスカウンタ１１のカウント
アツプが始まるとアドレスと同じ値を外部メモリ２に書
込むサイクルが開始される。２２は外部メモリ２からデ
ータをリードするステップであり、ステップ２１でのラ
イトが終わった後、外部メモリ２から、データを読出し
、読出しアドレスとテストデータの値を比較する。 ２３は異常終了するステップであり、ステップ２２での
比較が等しくない時、エラーフラグを立てて、外部メモ
リリードサイクルを終了する。 ２４は外部メモリチエツクの終了を示すステップであり
、ステップ２２での比較が終わるか、異常終了をする場
合に、割込みを発生する。２５はＣＰＵがステータスを
リードするステップであり、割込み発生時にステータス
をリードすることで正常終了／異常終了の判定を行う。 以下、本発明実施例の動作について詳細に説明スル。ま
ず、ＣＰＵバス３を介して制御回路１４にメモリ診断の
スタート信号を入力する。このことにより、制御回路１
４はアドレスカウンタ１１にクロックを供給し、“００
０００” （１６進表現）からアドレスカウンタ１１
のカウントアツプが始まる。外部メモリ２へのデータ書
込みには、このアドレスが使用され、データはアドレス
値の下８ビットを使用する。この際、スティタスレジス
タ１３には、メモリ診断の実行中のフラグが立っている
。 次にデータの書込みが終了すると、読出しモードになり
、アドレスカウンタ１１のカウントアツプとともに外部
メモリ２からデータを読出して、コンパレータ１２でデ
ータとアドレスが一致しているかを比較する。等しくな
い場合は、スティタスレジスタ１３にエラーのフラグを
立て、割込みを発生してリードサイクルが終了する。等
しい場合は、次のデータを読出す。 エラーが発生しないで、データ／アドレス比較が終了す
ると、スティタスレジスタ１３に正常終了のフラグが立
ち、割込みを発生する。割込みを受けて、ＣＰＵがステ
ィタスレジスタ１３を参照することで、外部メモリ２の
診断が正常終了したかあるいは異常終了したかの判別が
行える。また、割込みなしの時、スティタスレジスタ１
３をリードすることで、メモリ診断を実行中か判別でき
る。 ［発明の効果］ 以上説明のように本発明によれば以下に列挙する効果が
得られる。 （１）ＣＰＵが介在しない事で処理速度の高速化が行え
る。 （２）ＣＰＵとは独立の動作をするので、メモリ診断の
結果のみをリードする事でＣＰＵは別の処理を実行でき
る。従ってシステムのスループットが向上する。 （３）メモリ診断用の入出力ボートは使用しないで済む
。
コンピュータシステムに用いて好適な外部メモリ診断機
能付ＬＳＩに関する。 （従来の技術） 従来、外部メモリを有するシステムでは、メモリ診断は
行われていないか、又は、ソフトウェアによるアクセス
でメモリ診断を実施していた。 メモリ診断を行う事は有益であるが５、ＣＰＵを専有し
ては、システムの効果的な処理を望めない。 また、ＣＰＵを介したメモリ診断では、メモリのライト
／リードに最低でもそれぞれ数Ｔサイクルずつ必要とす
るので高速化を望めない。このことは、メモリが少ない
容量のうちは、それほど問題でなくても、大容量化に移
行しつつある現在ではシステム的にもネックとなりかね
ない。 （発明が解決しようとする課題） 上述したように従来例では、メモリ診断をＣＰＵの直接
アクセスによって行うため、処理に時間がかかり、ＣＰ
Ｕを専有してしまう事ｊｔ３になり、効果的な運用がな
されない。また、ＣＰＵの直接アクセスでメモリ診断を
行う為には、追加の人出力ボートを必要とする等の欠点
があった。 この発明は上記事情に鑑みてなされたものであり、ＣＰ
Ｕの介在なしに高速にメモリ診断を行う外部メモリ診断
機能付ＬＳＩを提１」（することを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明の外部メモリ診断機能付ＬＳＩは、ＣＰＵとメモ
リの間に位置し、テストパターンをメモリへ書込む制御
回路と、ＣＰＵの介在なくメモリのアドレスカウンタを
提供できるアドレスカウンタと、上記メモリからのデー
タ読出し時テストパターンとの一致を検出するコンパレ
ータと、診断スティタスを保持するスティタスレジスタ
とを具備し、外部からのトリガによってソフトウェアに
依存せず外部接続されるメモリの診断を行うことを特徴
とするものである。上記テストノくデータとしては固定
値、アドレスカウンタの値、または他のカウンタによる
値を使用する。 （作用） 上記構成において、まず外部トリガにより、メモリ診断
がスタートし、アドレスカウンタのカウントアツプが開
始される。制御回路によるテストデータの書込みがなさ
れ、次いで行われる読出しによりコンパレータにて比較
チエツクがなされる。この結果はスティタスレジスタに
保持され、ＣＰＵにより何時でも参照することができる
。上記動作をＣＰＵの介在なしに実現するものである。 このことにより、処理速度の高速化を実現でき、かつＣ
ＰＵの負担が軽減されるため、システムのスルーブツト
が向上する。 （実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック囚である
。図において、１は外部メモリ診断機能付ＬＳＩであり
、アドレスカウンタ１１、コンパレータ１２、スティタ
スレジスタ１３、制御回路１４で構成される。本メモリ
診断機能付ＬＳＩＩは図示せぬＣＰＵと外部メモリ２間
に接続される。ＣＰＵとはＣＰＵバス３を介して接続さ
れ、ＣＰＵは直接的にメモリ診断の機能をコントロール
しないものとする。外部メモリ２は５−ＲＡＭ、Ｄ−Ｒ
ＡＭ素子等から成る。 アドレスカウンタ１１は、メモリのアドレスとデータを
提（Ｊ（Ｌ 、コンパレータ１２は制御回路１４により
書込まれたテストデータと読み出しデータを比較する。 スティタスレジスタ１３は、メモリ診断の実行中、終了
のスティタス及びコンパレータ１２による比較の結果を
格納する。制御回路１４は、アドレスカウンタ１１のク
ロックを制御し、メモリ診断の開始、終了を制御する。 第２図は本発明実施例の動作を示すフローチャートであ
る。図において、２１は外部メモリ２にデータをライト
するステップであり、アドレスカウンタ１１のカウント
アツプが始まるとアドレスと同じ値を外部メモリ２に書
込むサイクルが開始される。２２は外部メモリ２からデ
ータをリードするステップであり、ステップ２１でのラ
イトが終わった後、外部メモリ２から、データを読出し
、読出しアドレスとテストデータの値を比較する。 ２３は異常終了するステップであり、ステップ２２での
比較が等しくない時、エラーフラグを立てて、外部メモ
リリードサイクルを終了する。 ２４は外部メモリチエツクの終了を示すステップであり
、ステップ２２での比較が終わるか、異常終了をする場
合に、割込みを発生する。２５はＣＰＵがステータスを
リードするステップであり、割込み発生時にステータス
をリードすることで正常終了／異常終了の判定を行う。 以下、本発明実施例の動作について詳細に説明スル。ま
ず、ＣＰＵバス３を介して制御回路１４にメモリ診断の
スタート信号を入力する。このことにより、制御回路１
４はアドレスカウンタ１１にクロックを供給し、“００
０００” （１６進表現）からアドレスカウンタ１１
のカウントアツプが始まる。外部メモリ２へのデータ書
込みには、このアドレスが使用され、データはアドレス
値の下８ビットを使用する。この際、スティタスレジス
タ１３には、メモリ診断の実行中のフラグが立っている
。 次にデータの書込みが終了すると、読出しモードになり
、アドレスカウンタ１１のカウントアツプとともに外部
メモリ２からデータを読出して、コンパレータ１２でデ
ータとアドレスが一致しているかを比較する。等しくな
い場合は、スティタスレジスタ１３にエラーのフラグを
立て、割込みを発生してリードサイクルが終了する。等
しい場合は、次のデータを読出す。 エラーが発生しないで、データ／アドレス比較が終了す
ると、スティタスレジスタ１３に正常終了のフラグが立
ち、割込みを発生する。割込みを受けて、ＣＰＵがステ
ィタスレジスタ１３を参照することで、外部メモリ２の
診断が正常終了したかあるいは異常終了したかの判別が
行える。また、割込みなしの時、スティタスレジスタ１
３をリードすることで、メモリ診断を実行中か判別でき
る。 ［発明の効果］ 以上説明のように本発明によれば以下に列挙する効果が
得られる。 （１）ＣＰＵが介在しない事で処理速度の高速化が行え
る。 （２）ＣＰＵとは独立の動作をするので、メモリ診断の
結果のみをリードする事でＣＰＵは別の処理を実行でき
る。従ってシステムのスループットが向上する。 （３）メモリ診断用の入出力ボートは使用しないで済む
。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すフローチャートである。 １１・・・アドレスカウンタ、１２・・・コンパレータ
、１３・・・スティタスレジスタ、１４・・・制御回路
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
発明実施例の動作を示すフローチャートである。 １１・・・アドレスカウンタ、１２・・・コンパレータ
、１３・・・スティタスレジスタ、１４・・・制御回路
。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (2)
- （１）ＣＰＵとメモリの間に位置し、テストパターンを
メモリへ書込む制御回路と、ＣＰＵの介在なくメモリの
アドレス・データを提供できるアドレスカウンタと、上
記メモリからのデータ読出し時上記テストパターンとの
一致を検出するコンパレータと、診断ステイタスを保持
するステイタスレジスタとを具備し、外部からのトリガ
によってソフトウェアに依存せず外部接続されるメモリ
の診断を行うことを特徴とする外部メモリ診断機能付Ｌ
ＳＩ。 - （２）上記テストパターンとして上記アドレスカウンタ
の値を使用することを特徴とする請求項１記載の外部メ
モリ診断機能付ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300031A JPH02144744A (ja) | 1988-11-28 | 1988-11-28 | 外部メモリ診断機能付ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300031A JPH02144744A (ja) | 1988-11-28 | 1988-11-28 | 外部メモリ診断機能付ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144744A true JPH02144744A (ja) | 1990-06-04 |
Family
ID=17879875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300031A Pending JPH02144744A (ja) | 1988-11-28 | 1988-11-28 | 外部メモリ診断機能付ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144744A (ja) |
-
1988
- 1988-11-28 JP JP63300031A patent/JPH02144744A/ja active Pending
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