JPS5827248A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5827248A JPS5827248A JP56124125A JP12412581A JPS5827248A JP S5827248 A JPS5827248 A JP S5827248A JP 56124125 A JP56124125 A JP 56124125A JP 12412581 A JP12412581 A JP 12412581A JP S5827248 A JPS5827248 A JP S5827248A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- address
- output
- data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサを構成する半導体集積回
路に関する。
路に関する。
一般に、マイクロプロセッサを王制イＩ１１都として使
用したシステムは小形で高性能を得られ、またシステム
構成の変更に柔軟に対応できることから、さまざまな分
野で用いられている。
用したシステムは小形で高性能を得られ、またシステム
構成の変更に柔軟に対応できることから、さまざまな分
野で用いられている。
このようなシステムでは、システムの信頼性を向上する
ために、例えば、′１ｌＩｔ源投入時にテストプログラ
ムを実行してシステムの動作チェックを行ない、異常を
早期に発見することで信頼性を同上するようにしている
。
ために、例えば、′１ｌＩｔ源投入時にテストプログラ
ムを実行してシステムの動作チェックを行ない、異常を
早期に発見することで信頼性を同上するようにしている
。
しかしながら、通常マイクロプロセッサ使用のシステム
は小型であることが最優先され、したがって、システム
全体の動作確認が可能なテストプログラム部をｅけるこ
とができず、また、マイクロプロセッサそのものの動作
をチェックする回路を付加することも困難であった。
は小型であることが最優先され、したがって、システム
全体の動作確認が可能なテストプログラム部をｅけるこ
とができず、また、マイクロプロセッサそのものの動作
をチェックする回路を付加することも困難であった。
本発明は、上述の点に鑑みてなされたものであり、動作
チェック用のテスト回路を有する集積回路を提供するも
のである。
チェック用のテスト回路を有する集積回路を提供するも
のである。
本発明によれば、マイクロプロセッサ内部にマイクロプ
ロセッサ用テストプログラムによび該テストプログラム
が実行された場合のアドレスシーケンスが記憶された記
憶部と、プログラムカウンタ用計数信号とは別の計数信
号を旧教するカウンタとを設伏、該カウンタの計数１直
により前記記憶部の記憶内容を読み出してマイクロプロ
セッサでテストプログラムを実行させ、このトキマイク
ロプロセッサの外部に出力されるアドレスデータと前記
記憶部から読み出されたアドレスデータとを比較するこ
とによりマイクロプロセッサの動作チェックを行なって
いる。
ロセッサ用テストプログラムによび該テストプログラム
が実行された場合のアドレスシーケンスが記憶された記
憶部と、プログラムカウンタ用計数信号とは別の計数信
号を旧教するカウンタとを設伏、該カウンタの計数１直
により前記記憶部の記憶内容を読み出してマイクロプロ
セッサでテストプログラムを実行させ、このトキマイク
ロプロセッサの外部に出力されるアドレスデータと前記
記憶部から読み出されたアドレスデータとを比較するこ
とによりマイクロプロセッサの動作チェックを行なって
いる。
以下、本発明を添附図面の実施例に基づいて詳＃ＩＫ説
明する。
明する。
図は、本発明に係る集積回路の一実施例を示すものであ
る。このマイクロプロセッサＭＰＵにハ、ノーマルモー
ドと内部テストモードの２つの動作モードが設定されて
いる。
る。このマイクロプロセッサＭＰＵにハ、ノーマルモー
ドと内部テストモードの２つの動作モードが設定されて
いる。
マス、ノーマルモード時におけるマイクロプロセッサＭ
ＰＵの動作について説明する。マイクロプロセラ＋ｊＭ
ＰＵの制御部１によってプログラムカウンタ２が動作さ
れ、このプログラムカウンタ２のカウント値出力ＣＤは
、アドレスバッファ３８よびアドレス１００を介し、マ
イクロプロセッサＭＰＵ用プログラムが記１意されたプ
ログラムメモリＰＭにアドレスデータＡＤとして加えら
れる。プログラムメモリＰＭは、アドレスデータＡＤ、
に対応するプログラムデータＰＤ、ヲ出力し、該プログ
ラムＦＤ、ｆｉデータバス１１０、マイクロプロセッサ
ＭＰＵのデータバッファ４．内部バス５および命令レジ
スタ６全介し、命令データよりとして制御部１に加えら
れ、制御部１は該命令データよりに対応してマイクロプ
ロセッサＭＰＵ内の各ユニットを制御する。
ＰＵの動作について説明する。マイクロプロセラ＋ｊＭ
ＰＵの制御部１によってプログラムカウンタ２が動作さ
れ、このプログラムカウンタ２のカウント値出力ＣＤは
、アドレスバッファ３８よびアドレス１００を介し、マ
イクロプロセッサＭＰＵ用プログラムが記１意されたプ
ログラムメモリＰＭにアドレスデータＡＤとして加えら
れる。プログラムメモリＰＭは、アドレスデータＡＤ、
に対応するプログラムデータＰＤ、ヲ出力し、該プログ
ラムＦＤ、ｆｉデータバス１１０、マイクロプロセッサ
ＭＰＵのデータバッファ４．内部バス５および命令レジ
スタ６全介し、命令データよりとして制御部１に加えら
れ、制御部１は該命令データよりに対応してマイクロプ
ロセッサＭＰＵ内の各ユニットを制御する。
ｆＵ、ｔば、命令データＩＤがレジスタ間の演算に関す
るものであれば、制御部１はコントロール信号”Ｉ Ｉ
Ｏ２１”３ ｋ形成してそれぞれレジスタ７、レジスタ
＃３よび演算部９に加え、これにより、レジスタ７３よ
びレジスタ群８０所定しく ３ ） ジスタの内容が読み出されてそれぞれ演算部９に力ｌえ
られ、演算部によって所定演算か／Ｊ：され、葭演舅部
９の出力が剪定のレジスタにｈ己憶される。
るものであれば、制御部１はコントロール信号”Ｉ Ｉ
Ｏ２１”３ ｋ形成してそれぞれレジスタ７、レジスタ
＃３よび演算部９に加え、これにより、レジスタ７３よ
びレジスタ群８０所定しく ３ ） ジスタの内容が読み出されてそれぞれ演算部９に力ｌえ
られ、演算部によって所定演算か／Ｊ：され、葭演舅部
９の出力が剪定のレジスタにｈ己憶される。
次に、制御部１によりプログラムカウンタ２の内容が所
定数増加され、該プログラムカウンタ２０カウント値出
力ＣＤ、にょうプログラムメモリＰＭから次のプログラ
ムデータＰＤが出力され、制御部１は次の命令の制９４
１を行なう。
定数増加され、該プログラムカウンタ２０カウント値出
力ＣＤ、にょうプログラムメモリＰＭから次のプログラ
ムデータＰＤが出力され、制御部１は次の命令の制９４
１を行なう。
このようにして、ノーマルモード時は、マイクロプロセ
ッサＭＰＵはプログラムメモリＰＭの記憶内容を順次読
み出し、所定の制御を実行する。
ッサＭＰＵはプログラムメモリＰＭの記憶内容を順次読
み出し、所定の制御を実行する。
ざて、？すえは起動時に力１」えられるリセット信号Ｒ
Ｂ等圧よりマイクロプロセッサＭＰＨの内部テストモー
ドが開始される。リセット信号ＲＢが制御部１に刀日え
られると、まず、市１］側１部１によりカウンタリセッ
ト信号ＲＯが形成され、該カウンタリセット信号ＲＯは
プログラムカウンタ２およびカウンタ１０に力ｎえられ
、プロゲラ（４） ムカウンタ２３よびカウンタ１０はリセットサれる。つ
いで市Ｊ ＜ｎ 台１ｉ １によりプログラムカウンタ
２ＳよびカウンタｌＯが動作され、カウンタ１０のカウ
ント１直出力ＣＤ２はマイクロプロセラ−９−ＭＰＵの
テスト用プログラムが６己１：ハされたＲＯＭ（リード
、オンリ、メモリ）１１およびＲＯＭ１２に加えられる
。
Ｂ等圧よりマイクロプロセッサＭＰＨの内部テストモー
ドが開始される。リセット信号ＲＢが制御部１に刀日え
られると、まず、市１］側１部１によりカウンタリセッ
ト信号ＲＯが形成され、該カウンタリセット信号ＲＯは
プログラムカウンタ２およびカウンタ１０に力ｎえられ
、プロゲラ（４） ムカウンタ２３よびカウンタ１０はリセットサれる。つ
いで市Ｊ ＜ｎ 台１ｉ １によりプログラムカウンタ
２ＳよびカウンタｌＯが動作され、カウンタ１０のカウ
ント１直出力ＣＤ２はマイクロプロセラ−９−ＭＰＵの
テスト用プログラムが６己１：ハされたＲＯＭ（リード
、オンリ、メモリ）１１およびＲＯＭ１２に加えられる
。
ＲＯＭ１ ｌ Ｖ′ｉ、苅１えられるカウント値出力Ｃ
Ｄ、に対応するプログラムデータＰＤ、を出力し、該゛
プログラムデータＰＤ、は、内部バッファ５および命令
レジスタ６を介し、命令データＩＤとして制＃ＷＩ！Ｉ
ｌにカロえられ、制＠１部１は命令データよりに対応し
てマイクロプロセッサＭＰＵ内の谷ブロックの市＋１
御を実行した後に、プログラムカウンタ２０カウントブ
直を所定数工賃力１１するとともにカウンタ１０のカウ
ント値を１つ増加する。またｎｏｍ１２は、〃口えられ
るカウント値出力ＣＤ２に対応するアドレスデータＡＤ
、を出力し、該アドレスデータＡＤ２は比較回路１３に
加えられる。
Ｄ、に対応するプログラムデータＰＤ、を出力し、該゛
プログラムデータＰＤ、は、内部バッファ５および命令
レジスタ６を介し、命令データＩＤとして制＃ＷＩ！Ｉ
ｌにカロえられ、制＠１部１は命令データよりに対応し
てマイクロプロセッサＭＰＵ内の谷ブロックの市＋１
御を実行した後に、プログラムカウンタ２０カウントブ
直を所定数工賃力１１するとともにカウンタ１０のカウ
ント値を１つ増加する。またｎｏｍ１２は、〃口えられ
るカウント値出力ＣＤ２に対応するアドレスデータＡＤ
、を出力し、該アドレスデータＡＤ２は比較回路１３に
加えられる。
−力、比較回路１３にはアドレスバッファ３の出力アド
レスデータＡＤ、が加えられており、比較信号１３は、
アドレスＡＤ、とアドレスデータＡＤ２と制御回路１か
ら比較制御信号ＳＲが加えられるタイミングで比較し、
アドレスデータＡＤ、がアドレスデータＡＤ２と異なっ
ている場合は異常信号ＳＦを形成する。該異常信号ｓｙ
はフリップフロップ１４のセット人力Ｓに加えられてフ
リップフロップ１４はセットされ、該セット出力は異常
発生信号ＳＡとして外部に出力されるとともに制御１部
１に加えられ、これによって、マイクロプロセッサＭＰ
Ｕの動作が停止されるとともに、マイクログロセツ−９
−ＭＰＵのＡ’ｔが外部表示装置（図示せず）により表
示される。
レスデータＡＤ、が加えられており、比較信号１３は、
アドレスＡＤ、とアドレスデータＡＤ２と制御回路１か
ら比較制御信号ＳＲが加えられるタイミングで比較し、
アドレスデータＡＤ、がアドレスデータＡＤ２と異なっ
ている場合は異常信号ＳＦを形成する。該異常信号ｓｙ
はフリップフロップ１４のセット人力Ｓに加えられてフ
リップフロップ１４はセットされ、該セット出力は異常
発生信号ＳＡとして外部に出力されるとともに制御１部
１に加えられ、これによって、マイクロプロセッサＭＰ
Ｕの動作が停止されるとともに、マイクログロセツ−９
−ＭＰＵのＡ’ｔが外部表示装置（図示せず）により表
示される。
このようにして、マイクログロセツ＋ｊｉ ＭＰＵのア
ドレス出力異常が検出される。
ドレス出力異常が検出される。
また、カウンタ１０は簡単なインクリメンタルカウンタ
で構成できる。
で構成できる。
なお、上述の実施例においては、比較回路によって２つ
のアドレスデータが異なっていることが検出された場合
にフリップフロップをセットシ、該フリップフロップの
セット出力によって異盾兄生を出力しているが、異常発
生報知手段はこれに限るものではｌよく、例えば、比較
回路によって２つのアドレスデータが同一の場合にフリ
ップフロップをセットし、該セット出力がテスト開始後
一定時間内に出力されなげればこれをマイクロプロセッ
サの異常として出力するようにもできる。
のアドレスデータが異なっていることが検出された場合
にフリップフロップをセットシ、該フリップフロップの
セット出力によって異盾兄生を出力しているが、異常発
生報知手段はこれに限るものではｌよく、例えば、比較
回路によって２つのアドレスデータが同一の場合にフリ
ップフロップをセットし、該セット出力がテスト開始後
一定時間内に出力されなげればこれをマイクロプロセッ
サの異常として出力するようにもできる。
以上説明したように、本発明によれば、例えばマイクロ
プロセッサのアドレス巾が１６ビツトの場合、少なくと
も１６ステツプのテスト用プログラムによってアドレス
出力の各ビットが′１＃となることをチェックでさるた
め、マイクロプロセッサを構成する果績回路土に追加す
るテスト用プログラムａ己１恩部およびアドレスｄ己僧
部は共に小谷菫であり、かつ、他の付加回路（カウンタ
等）も小規模なものであるため、マイクロプロセッサ内
にテスト手段を設げることかでさる。
プロセッサのアドレス巾が１６ビツトの場合、少なくと
も１６ステツプのテスト用プログラムによってアドレス
出力の各ビットが′１＃となることをチェックでさるた
め、マイクロプロセッサを構成する果績回路土に追加す
るテスト用プログラムａ己１恩部およびアドレスｄ己僧
部は共に小谷菫であり、かつ、他の付加回路（カウンタ
等）も小規模なものであるため、マイクロプロセッサ内
にテスト手段を設げることかでさる。
マタ、マイクロプロセッサのアドレス出カニ（７）
関して動作チェックができるために、他の周辺機器間の
データ異常等のチェック機構や小さく構成でき、したか
つ【、マイクロプロセッサを用いたシステムにシステム
の動作チェック機構を間車な構成でかつ小規模に形成で
きる。
データ異常等のチェック機構や小さく構成でき、したか
つ【、マイクロプロセッサを用いたシステムにシステム
の動作チェック機構を間車な構成でかつ小規模に形成で
きる。
【図面の簡単な説明】
図は本発明に係る集積回路の一実施例を示すものである
。 １・・・制御部、２・・・プログラムカウンタ、ｌＯ・
・・カウンタ、１１．１２・・・リード、オンリ、メモ
リ（ＲＯＩす、１３・・・比較回路、１４・・・フリッ
プフロツノ、ＪｉｌＰＵ・・・マイク−プロセッサ。 代理人弁理士 則近憲佑（ほか１扮 （８）
。 １・・・制御部、２・・・プログラムカウンタ、ｌＯ・
・・カウンタ、１１．１２・・・リード、オンリ、メモ
リ（ＲＯＩす、１３・・・比較回路、１４・・・フリッ
プフロツノ、ＪｉｌＰＵ・・・マイク−プロセッサ。 代理人弁理士 則近憲佑（ほか１扮 （８）
Claims (3)
- （１） マイクロプロセラＶを構成する半導体集積回
路において、所定の命令データに対応して所定のアドレ
スデータがそれぞれ記憶されるとともに所定の読み出し
手段により前記命令データ８よびアドレスデータが１＠
次読み出される記憶部と該記憶部から読み出されたアド
レスデータと＠記命令データに対応してプログラムカウ
ンタから発生されるアドレスデータとを比較する比較手
段とを具え、前記比較手段の出力に基づき動作チェック
を行なうことを％黴とする集積回路。 - （２）＠記憶み出し手段は、プログラムカウンタとは別
体のカウンタである特許請求の範囲第（１）項記載の集
積回路。 - （３） 前記記憶部は、読み出し専用メモリからなる
特許請求の範囲第（１）項ｍｌ載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124125A JPS5827248A (ja) | 1981-08-10 | 1981-08-10 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124125A JPS5827248A (ja) | 1981-08-10 | 1981-08-10 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827248A true JPS5827248A (ja) | 1983-02-17 |
Family
ID=14877540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124125A Pending JPS5827248A (ja) | 1981-08-10 | 1981-08-10 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721317A (en) * | 1980-07-14 | 1982-02-04 | Nitto Electric Ind Co Ltd | Plaster |
| EP0318021A2 (de) * | 1987-11-26 | 1989-05-31 | Moeller GmbH | Schaltungsanordnung zur sicherheitswirksamen Zustandsbestimmung einer Ausgangsspeicherstufe |
| JP2008273739A (ja) * | 2007-04-25 | 2008-11-13 | Manroland Ag | コールドフォイル装置内のフォイル案内部 |
-
1981
- 1981-08-10 JP JP56124125A patent/JPS5827248A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721317A (en) * | 1980-07-14 | 1982-02-04 | Nitto Electric Ind Co Ltd | Plaster |
| JPS6313404B2 (ja) * | 1980-07-14 | 1988-03-25 | Nitto Electric Ind Co | |
| EP0318021A2 (de) * | 1987-11-26 | 1989-05-31 | Moeller GmbH | Schaltungsanordnung zur sicherheitswirksamen Zustandsbestimmung einer Ausgangsspeicherstufe |
| JP2008273739A (ja) * | 2007-04-25 | 2008-11-13 | Manroland Ag | コールドフォイル装置内のフォイル案内部 |
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