JP2000040036A - メモリチェック回路 - Google Patents
メモリチェック回路Info
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- JP2000040036A JP2000040036A JP10223695A JP22369598A JP2000040036A JP 2000040036 A JP2000040036 A JP 2000040036A JP 10223695 A JP10223695 A JP 10223695A JP 22369598 A JP22369598 A JP 22369598A JP 2000040036 A JP2000040036 A JP 2000040036A
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- JP
- Japan
- Prior art keywords
- memory
- register
- data
- check circuit
- bits
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】簡単な構成且つ処理時間でデータの正当性が判
断可能なＣＰＵ及びメモリ間のメモリチェック回路を提
供する。 【解決手段】ＣＰＵ２内にレジスタ３、テンポラリレジ
スタ４、５、比較用演算回路６及びフラグレジスタ７を
有する。メモリ８はデータバス１０１を介してＣＰＵ２
に接続されている。レジスタ３とメモリ８とは、上位ビ
ット及び下位ビットに分け、夫々上位ビットデータと下
位ビットデータを格納し、同じデータを双方にコピーし
て比較演算回路６で比較減算する。減算結果によりフラ
グレジスタ７のフラグをセット又はリセットする。
断可能なＣＰＵ及びメモリ間のメモリチェック回路を提
供する。 【解決手段】ＣＰＵ２内にレジスタ３、テンポラリレジ
スタ４、５、比較用演算回路６及びフラグレジスタ７を
有する。メモリ８はデータバス１０１を介してＣＰＵ２
に接続されている。レジスタ３とメモリ８とは、上位ビ
ット及び下位ビットに分け、夫々上位ビットデータと下
位ビットデータを格納し、同じデータを双方にコピーし
て比較演算回路６で比較減算する。減算結果によりフラ
グレジスタ７のフラグをセット又はリセットする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリチェック回
路、特にコンピューター等の情報処理装置が正しく動作
していることを確認するメモリチェック回路に関する。
路、特にコンピューター等の情報処理装置が正しく動作
していることを確認するメモリチェック回路に関する。
【０００２】
【従来の技術】現代社会にあっては、殆んど全ての情報
処理をコンピューター等の情報処理システムに依存して
いる。斯る情報処理システムへのデータ等にエラーを生
じて誤動作又は異常を生じると、社会の営みに多大の影
響や混乱を生じることは日常経験するところである。
処理をコンピューター等の情報処理システムに依存して
いる。斯る情報処理システムへのデータ等にエラーを生
じて誤動作又は異常を生じると、社会の営みに多大の影
響や混乱を生じることは日常経験するところである。
【０００３】従って、斯る情報処理システムの動作を常
時チェックし異常や故障を未然に阻止する必要がある。
そこで、斯る情報処理システムにあっては、メモリチェ
ック回路を設けて、斯る故障や異常の発生を阻止してい
る。
時チェックし異常や故障を未然に阻止する必要がある。
そこで、斯る情報処理システムにあっては、メモリチェ
ック回路を設けて、斯る故障や異常の発生を阻止してい
る。
【０００４】斯るメモリチェック回路の従来例は、特開
昭５８−３２００号公報に開示され、これを図８及び図
９を参照して説明する。このメモリチェック回路２０１
は、メモリ２０２を有する。メモリ２０２は、プログラ
ムメモリ領域２０２ａとチェックメモリ領域２０２ｂを
有する（図９参照）。更に、各メモリアドレスには、Ｂ
０及至Ｂ７の８個のビットが設けられている。また、メ
モリ２０２には、レジスタ２０３を介してビットレジス
タ２０５が接続されている。更にまた、このビットレジ
スタ２０５には、レジスタ２０７と共に累計手段を構成
する加算器２０６が接続されている。加算器２０６に
は、その入出力にレジスタ２０７が接続される。また、
レジスタ２０７は、メモリ２０２に接続されたチェック
回路２０９に接続される。
昭５８−３２００号公報に開示され、これを図８及び図
９を参照して説明する。このメモリチェック回路２０１
は、メモリ２０２を有する。メモリ２０２は、プログラ
ムメモリ領域２０２ａとチェックメモリ領域２０２ｂを
有する（図９参照）。更に、各メモリアドレスには、Ｂ
０及至Ｂ７の８個のビットが設けられている。また、メ
モリ２０２には、レジスタ２０３を介してビットレジス
タ２０５が接続されている。更にまた、このビットレジ
スタ２０５には、レジスタ２０７と共に累計手段を構成
する加算器２０６が接続されている。加算器２０６に
は、その入出力にレジスタ２０７が接続される。また、
レジスタ２０７は、メモリ２０２に接続されたチェック
回路２０９に接続される。
【０００５】次に、この従来のメモリチェック回路の動
作を簡単に説明する。メモリチェック回路２０１は、メ
モリ２０２のプログラムメモリ領域２０２ａにおける各
アドレスのＢ０及至Ｂ７の８ビットを一括して読出す。
次に、特定ビット、例えばＢ０ビットが“１”であるか
否かを検出する。これにより、プログラムメモリ領域２
０２ａ内の全アドレスの特定ビット（Ｂ０ビット）の
“１”の数を累計して、累計値Ｔを求める。次に、予め
チェックメモリ領域２０２ｂの特定ビットに格納されて
いる検査値Ｋ（特定ビットにおける“１”の数）と上述
した累計値Ｔとを照合する。各ビット位置の検査値Ｋと
累計値Ｔとが全て一致すれば、全アドレスにわたる当該
ビットの内容は正しいと判断し、不一致であれば当該ビ
ットの内容が正しくないと判断する。
作を簡単に説明する。メモリチェック回路２０１は、メ
モリ２０２のプログラムメモリ領域２０２ａにおける各
アドレスのＢ０及至Ｂ７の８ビットを一括して読出す。
次に、特定ビット、例えばＢ０ビットが“１”であるか
否かを検出する。これにより、プログラムメモリ領域２
０２ａ内の全アドレスの特定ビット（Ｂ０ビット）の
“１”の数を累計して、累計値Ｔを求める。次に、予め
チェックメモリ領域２０２ｂの特定ビットに格納されて
いる検査値Ｋ（特定ビットにおける“１”の数）と上述
した累計値Ｔとを照合する。各ビット位置の検査値Ｋと
累計値Ｔとが全て一致すれば、全アドレスにわたる当該
ビットの内容は正しいと判断し、不一致であれば当該ビ
ットの内容が正しくないと判断する。
【０００６】
【発明が解決しようとする課題】しかし、図８及び図９
に示した如き従来のメモリチェック回路によると、メモ
リチェック回路２０１は、メモリをチェックする為に検
査値Ｋとして特定ビットにおける“１”の数を使用して
おり、検査値Ｋが予め求めてあることを前提としてい
る。しかし、累計値Ｔと同じ求め方を行った場合に２倍
の演算処理が必要となる。また、検査値Ｋと累計値Ｔと
の照合をする為のハードウェアが必要になり、高価とな
る。更に、上述した演算が各ビット位置毎に必要となる
ので、処理時間がかかる等の問題があった。
に示した如き従来のメモリチェック回路によると、メモ
リチェック回路２０１は、メモリをチェックする為に検
査値Ｋとして特定ビットにおける“１”の数を使用して
おり、検査値Ｋが予め求めてあることを前提としてい
る。しかし、累計値Ｔと同じ求め方を行った場合に２倍
の演算処理が必要となる。また、検査値Ｋと累計値Ｔと
の照合をする為のハードウェアが必要になり、高価とな
る。更に、上述した演算が各ビット位置毎に必要となる
ので、処理時間がかかる等の問題があった。
【０００７】そこで、本発明の目的は、上述した欠点の
ない、新しいメモリチェック回路を提供することにあ
る。
ない、新しいメモリチェック回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるメモリチェック回路は次のような特徴
的な構成を採用している。
め、本発明によるメモリチェック回路は次のような特徴
的な構成を採用している。
【０００９】（１）ＣＰＵからメモリに書込み又は読出
されるデータの正当性をチェックするメモリチェック回
路において、レジスタの上位ビット及び下位ビットに同
じデータをコピーし、前記レジスタの上位ビットデータ
及び下位ビットデータを比較演算回路により比較し、該
比較結果に基づき前記データの正当性を判断するメモリ
チェック回路。
されるデータの正当性をチェックするメモリチェック回
路において、レジスタの上位ビット及び下位ビットに同
じデータをコピーし、前記レジスタの上位ビットデータ
及び下位ビットデータを比較演算回路により比較し、該
比較結果に基づき前記データの正当性を判断するメモリ
チェック回路。
【００１０】（２）前記比較演算結果によりＯフラグを
セットまたはリセットして示すフラグレジスタを有する
上記（１）のメモリチェック回路。
セットまたはリセットして示すフラグレジスタを有する
上記（１）のメモリチェック回路。
【００１１】（３）前記レジスタの前記上位ビットデー
タ及び下位ビットデータを一時記憶する１対のテンポラ
リレジスタを有する上記（１）又は（２）のメモリチェ
ック回路。
タ及び下位ビットデータを一時記憶する１対のテンポラ
リレジスタを有する上記（１）又は（２）のメモリチェ
ック回路。
【００１２】（４）前記レジスタ及び前記メモリは、夫
々上位ビット用及び下位ビット用を有し、そのままのビ
ット形式で前記レジスタ及び前記メモリ間でデータの書
込み及び読取りを行う上記（１）、（２）又は（３）の
メモリチェック回路。
々上位ビット用及び下位ビット用を有し、そのままのビ
ット形式で前記レジスタ及び前記メモリ間でデータの書
込み及び読取りを行う上記（１）、（２）又は（３）の
メモリチェック回路。
【００１３】（５）前記レジスタ及び比較演算回路は前
記ＣＰＵに内蔵されている上記（１）乃至（４）のいず
れかのメモリチェック回路。
記ＣＰＵに内蔵されている上記（１）乃至（４）のいず
れかのメモリチェック回路。
【００１４】
【発明の実施の形態】以下、本発明によるメモリチェッ
ク回路の好適実施形態例の構成及び動作を添付図を参照
して詳細に説明する。
ク回路の好適実施形態例の構成及び動作を添付図を参照
して詳細に説明する。
【００１５】先ず、図１は本発明のメモリチェック回路
の好適実施形態例を示すブロック図である。このメモリ
チェック回路１はＣＰＵ（中央処理装置又はプロセッ
サ）２とメモリ８とにより構成されている。ＣＰＵ２
は、Ｖ５３を例として採用しているが、他のＣＰＵであ
ってもよいこと勿論である。このＣＰＵ２は、レジスタ
３、テンポラリ（一時）レジスタ４、５、比較演算回路
６及びフラグレジスタ７により構成される。レジスタ３
は、データ格納用であり、上位ビットと下位ビットに同
じデータをファームウェア制御によりセットする。テン
ポラリレジスタ４は、比較演算する為のレジスタ３内の
上位ビットのデータを格納する。他方、テンポラリレジ
スタ５は、比較演算の為にレジスタ３内の下位ビットデ
ータを格納する。比較演算回路６は、テンポラリレジス
タ４に格納された上位ビットデータと、テンポラリレジ
スタ５に格納された下位ビットデータとの比較演算を行
う。またフラグレジスタ７は、比較演算回路６の演算結
果をフラグとして記憶する為のレジスタである。このＣ
ＰＵ２に、データバス１０１を介してメモリ８が接続さ
れている。
の好適実施形態例を示すブロック図である。このメモリ
チェック回路１はＣＰＵ（中央処理装置又はプロセッ
サ）２とメモリ８とにより構成されている。ＣＰＵ２
は、Ｖ５３を例として採用しているが、他のＣＰＵであ
ってもよいこと勿論である。このＣＰＵ２は、レジスタ
３、テンポラリ（一時）レジスタ４、５、比較演算回路
６及びフラグレジスタ７により構成される。レジスタ３
は、データ格納用であり、上位ビットと下位ビットに同
じデータをファームウェア制御によりセットする。テン
ポラリレジスタ４は、比較演算する為のレジスタ３内の
上位ビットのデータを格納する。他方、テンポラリレジ
スタ５は、比較演算の為にレジスタ３内の下位ビットデ
ータを格納する。比較演算回路６は、テンポラリレジス
タ４に格納された上位ビットデータと、テンポラリレジ
スタ５に格納された下位ビットデータとの比較演算を行
う。またフラグレジスタ７は、比較演算回路６の演算結
果をフラグとして記憶する為のレジスタである。このＣ
ＰＵ２に、データバス１０１を介してメモリ８が接続さ
れている。
【００１６】次に、図２のフローチャートを参照して、
図１のメモリチェック回路１のメモリ読取り動作概要を
説明する。先ず、ステップ２１で、８ビットの有効デー
タをレジスタ３の上位８ビットにセットする。次にレジ
スタ３の下位８ビットに上位８ビットと同じデータをセ
ットする（ステップ２２）。その後、レジスタ３のデー
タをメモリ８に書込む（ステップ２３）。
図１のメモリチェック回路１のメモリ読取り動作概要を
説明する。先ず、ステップ２１で、８ビットの有効デー
タをレジスタ３の上位８ビットにセットする。次にレジ
スタ３の下位８ビットに上位８ビットと同じデータをセ
ットする（ステップ２２）。その後、レジスタ３のデー
タをメモリ８に書込む（ステップ２３）。
【００１７】次に、図３のフローチャートを参照して、
図１のメモリチェック回路１のメモリ書込み動作の概要
を説明する。先ず、ステップ３１で、メモリ８からレジ
スタ３にデータバス１０１を介してデータを読込む。そ
して、レジスタ３の上位８ビットのデータをテンポラリ
レジスタ４へ、下位８ビットのデータをテンポラリレジ
スタ５へセットする（ステップ３２及び３３）。次に、
ステップ３４で、上位８ビットのデータと、下位８ビッ
トのデータを比較演算回路６で比較演算し、その結果が
“０”であるか否か判断（チェック）する。比較結果が
“０”である場合はフラグレジスタ７のゼロフラグをセ
ットする（ステップ３５）。また、比較結果が“０”で
ない場合には、フラグレジスタ７のゼロフラグをリセッ
トする（ステップ３６）。
図１のメモリチェック回路１のメモリ書込み動作の概要
を説明する。先ず、ステップ３１で、メモリ８からレジ
スタ３にデータバス１０１を介してデータを読込む。そ
して、レジスタ３の上位８ビットのデータをテンポラリ
レジスタ４へ、下位８ビットのデータをテンポラリレジ
スタ５へセットする（ステップ３２及び３３）。次に、
ステップ３４で、上位８ビットのデータと、下位８ビッ
トのデータを比較演算回路６で比較演算し、その結果が
“０”であるか否か判断（チェック）する。比較結果が
“０”である場合はフラグレジスタ７のゼロフラグをセ
ットする（ステップ３５）。また、比較結果が“０”で
ない場合には、フラグレジスタ７のゼロフラグをリセッ
トする（ステップ３６）。
【００１８】次に、ファームウェアは、フラグレジスタ
７のゼロフラグがセットされているか否かチェックする
（ステップ３７）。ゼロフラグがセットされている場合
には、メモリのチェック結果が正常であると判断する。
（ステップ３８）。他方、フラグレジスタ７のゼロフラ
グがリセットされている場合には、メモリのチェック結
果が異常であると判断する（ステップ３９）。
７のゼロフラグがセットされているか否かチェックする
（ステップ３７）。ゼロフラグがセットされている場合
には、メモリのチェック結果が正常であると判断する。
（ステップ３８）。他方、フラグレジスタ７のゼロフラ
グがリセットされている場合には、メモリのチェック結
果が異常であると判断する（ステップ３９）。
【００１９】次に、図４を参照して正常時のメモリ書込
動作の具体例を説明する。先ず、レジスタ３の上位８ビ
ットに１６進数で“ＢＡ”をセットする（状態４１）。
次に、レジスタ３の下位８ビットにも上位８ビットにセ
ットした“ＢＡ”をセットする、即ち上位８ビットデー
タをコピーする（状態４２）。最後に、レジスタ３のデ
ータを、このままのビット形式のままでメモリ８に転送
する（状態４３）。
動作の具体例を説明する。先ず、レジスタ３の上位８ビ
ットに１６進数で“ＢＡ”をセットする（状態４１）。
次に、レジスタ３の下位８ビットにも上位８ビットにセ
ットした“ＢＡ”をセットする、即ち上位８ビットデー
タをコピーする（状態４２）。最後に、レジスタ３のデ
ータを、このままのビット形式のままでメモリ８に転送
する（状態４３）。
【００２０】次に、図５を参照して、本発明のメモリチ
ェック回路１の正常時のメモリ読取動作の具体例を説明
する。図４を参照して上述した如く、メモリ８には、１
６進数で“ＢＡＢＡ”が格納されている（状態５１）。
次に、メモリ８からデータを読出し（リード）、レジス
タ３にそのままのビット形式で転送する（状態５２）。
このレジスタ３にセットされたデータの上位８ビットの
データ（“ＢＡ”）をテンポラリレジスタ４に転送し、
下位８ビットのデータ（“ＢＡ”）をテンポラリレジス
タ５に転送する（状態５３、５４）。次に、比較演算回
路６により、テンポラリレジスタ４及び５の比較演算を
行う。この場合、比較演算又は減算結果が“０”となる
為フラグレジスタ７のゼログラフＺをセットする（状態
５５）。ファームウェアは、このフラグレジスタ７のゼ
ロフラグがセットされていることを検知し、メモリ８が
正常であると判断する。
ェック回路１の正常時のメモリ読取動作の具体例を説明
する。図４を参照して上述した如く、メモリ８には、１
６進数で“ＢＡＢＡ”が格納されている（状態５１）。
次に、メモリ８からデータを読出し（リード）、レジス
タ３にそのままのビット形式で転送する（状態５２）。
このレジスタ３にセットされたデータの上位８ビットの
データ（“ＢＡ”）をテンポラリレジスタ４に転送し、
下位８ビットのデータ（“ＢＡ”）をテンポラリレジス
タ５に転送する（状態５３、５４）。次に、比較演算回
路６により、テンポラリレジスタ４及び５の比較演算を
行う。この場合、比較演算又は減算結果が“０”となる
為フラグレジスタ７のゼログラフＺをセットする（状態
５５）。ファームウェアは、このフラグレジスタ７のゼ
ロフラグがセットされていることを検知し、メモリ８が
正常であると判断する。
【００２１】次に、図６を参照して、本発明のメモリチ
ェック回路１の異常時のメモリ書込動作を説明する。先
ず、レジスタ３の上位８ビットに１６進で“ＢＡ”をセ
ットする（状態６１）。次に、レジスタ３の下位８ビッ
トへも上位８ビットにセットした“ＢＡ”をセットする
（状態６２）。そして、レジスタ３のデータを、そのま
まのビット形式でメモリ８に転送するが、転送中にデー
タ化けが発生して“ＢＡＥＢ”となった場合を示す（状
態６３）。
ェック回路１の異常時のメモリ書込動作を説明する。先
ず、レジスタ３の上位８ビットに１６進で“ＢＡ”をセ
ットする（状態６１）。次に、レジスタ３の下位８ビッ
トへも上位８ビットにセットした“ＢＡ”をセットする
（状態６２）。そして、レジスタ３のデータを、そのま
まのビット形式でメモリ８に転送するが、転送中にデー
タ化けが発生して“ＢＡＥＢ”となった場合を示す（状
態６３）。
【００２２】最後に、図７を参照して、本発明のメモリ
チェック回路１の異常時のメモリ読出動作の具体例を説
明する。図６で上述した如く、メモリ８には１６進で
“ＢＡＥＢ”が格納されている（状態７１）。そこで、
メモリ８からデータを読出してレジスタ３にそのままの
ビット形式で転送する（状態７２）。次にレジスタ３に
セットされたデータの上位８ビットのデータ“ＢＡ”を
テンポラリレジスタ４に転送する（状態７３）。同様
に、下位８ビットのデータ“ＥＢ”をテンポラリレジス
タ５に転送する（状態７４）。次に、比較演算回路６に
より、両テンポラリレジスタ４、５のデータの比較減算
を行う。しかし、この場合には減算結果が“０”でない
為に、フラグレジスタ７のゼロフラグＺをリセットする
（状態７５）。そこで、ファームウェアは、このフラグ
レジスタ７のゼロフラグがリセットされていることを検
知し、メモリ８が異常であると判断する。
チェック回路１の異常時のメモリ読出動作の具体例を説
明する。図６で上述した如く、メモリ８には１６進で
“ＢＡＥＢ”が格納されている（状態７１）。そこで、
メモリ８からデータを読出してレジスタ３にそのままの
ビット形式で転送する（状態７２）。次にレジスタ３に
セットされたデータの上位８ビットのデータ“ＢＡ”を
テンポラリレジスタ４に転送する（状態７３）。同様
に、下位８ビットのデータ“ＥＢ”をテンポラリレジス
タ５に転送する（状態７４）。次に、比較演算回路６に
より、両テンポラリレジスタ４、５のデータの比較減算
を行う。しかし、この場合には減算結果が“０”でない
為に、フラグレジスタ７のゼロフラグＺをリセットする
（状態７５）。そこで、ファームウェアは、このフラグ
レジスタ７のゼロフラグがリセットされていることを検
知し、メモリ８が異常であると判断する。
【００２３】以上説明した如く、本発明のメモリチェッ
ク回路は、予めＣＰＵ内の汎用レジスタの上位ビットを
有効データとして記憶しておき、下位ビットにも同じデ
ータをファームウェア制御によりコピーする。メモリに
格納する際には、上位ビットと下位ビットに同じデータ
がセットされたデータを書込む。メモリに格納されたデ
ータをＣＰＵに読込む際には、データ読込み後に、上位
ビットと下位ビットのデータをＣＰＵ内部回路とファー
ムウェア制御により、比較演算することでデータが正常
か否か判断することを特徴とする。しかし、本発明のメ
モリチェック回路は、斯る特定実施形態例のみに限定さ
れるべきではなく、特定用途に応じて適宜変形変更が可
能であることが容易に理解できよう。
ク回路は、予めＣＰＵ内の汎用レジスタの上位ビットを
有効データとして記憶しておき、下位ビットにも同じデ
ータをファームウェア制御によりコピーする。メモリに
格納する際には、上位ビットと下位ビットに同じデータ
がセットされたデータを書込む。メモリに格納されたデ
ータをＣＰＵに読込む際には、データ読込み後に、上位
ビットと下位ビットのデータをＣＰＵ内部回路とファー
ムウェア制御により、比較演算することでデータが正常
か否か判断することを特徴とする。しかし、本発明のメ
モリチェック回路は、斯る特定実施形態例のみに限定さ
れるべきではなく、特定用途に応じて適宜変形変更が可
能であることが容易に理解できよう。
【００２４】
【発明の効果】上述の説明から理解される如く、本発明
のメモリチェック回路によると、ＣＰＵ内に設けられて
いるレジスタ及び比較演算回路を活用し、レジスタ及び
メモリの上位ビットと下位ビットに同一データを格納し
て、これを比較演算、即ち下位ビットのデータを検査値
として使用することによりチェックしている。従って、
回路構成が簡単になり、容易にチェックが可能である。
のメモリチェック回路によると、ＣＰＵ内に設けられて
いるレジスタ及び比較演算回路を活用し、レジスタ及び
メモリの上位ビットと下位ビットに同一データを格納し
て、これを比較演算、即ち下位ビットのデータを検査値
として使用することによりチェックしている。従って、
回路構成が簡単になり、容易にチェックが可能である。
【図１】本発明のメモリチェック回路の好適実施形態の
ブロック図である。
ブロック図である。
【図２】図１のメモリチェック回路のメモリ書込動作の
フローチャートを示す。
フローチャートを示す。
【図３】図１のメモリチェック回路のメモリ読込動作の
フローチャートを示す。
フローチャートを示す。
【図４】図１のメモリチェック回路の正常時のメモリ書
込動作の具体例を示す。
込動作の具体例を示す。
【図５】図１のメモリチェック回路の正常時のメモリ読
込動作の具体例を示す。
込動作の具体例を示す。
【図６】図１のメモリチェック回路の異常時のメモリ書
込動作の具体例を示す。
込動作の具体例を示す。
【図７】図１のメモリチェック回路の異常時のメモリ読
込動作の具体例を示す。
込動作の具体例を示す。
【図８】従来のメモリチェック回路のブロック図であ
る。
る。
【図９】図８のメモリチェック回路の補足構成図であ
る。
る。
１ メモリチェック回路 ２ ＣＰＵ（プロセッサ） ３ レジスタ ４、５ テンポラリレジスタ ６ 比較演算回路 ７ フラグレジスタ ８ メモリ １０１ データバス
Claims (5)
- 【請求項１】ＣＰＵからメモリに書込み又は読出される
データの正当性をチェックするメモリチェック回路にお
いて、レジスタの上位ビット及び下位ビットに同じデー
タをコピーし、前記レジスタの上位ビットデータ及び下
位ビットデータを比較演算回路により比較し、該比較結
果に基づき前記データの正当性を判断することを特徴と
するメモリチェック回路。 - 【請求項２】前記比較演算結果によりＯフラグをセット
またはリセットして示すフラグレジスタを有することを
特徴とする請求項１に記載のメモリチェック回路。 - 【請求項３】前記レジスタの前記上位ビットデータ及び
下位ビットデータを一時記憶する１対のテンポラリレジ
スタを有することを特徴とする請求項１又は２に記載の
メモリチェック回路。 - 【請求項４】前記レジスタ及び前記メモリは、夫々上位
ビット用及び下位ビット用を有し、そのままのビット形
式で前記レジスタ及び前記メモリ間でデータの書込み及
び読取りを行うことを特徴とする請求項１、２又は３に
記載のメモリチェック回路。 - 【請求項５】前記レジスタ及び比較演算回路は前記ＣＰ
Ｕに内蔵されていることを特徴とする請求項１乃至４に
記載のいずれかのメモリチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223695A JP2000040036A (ja) | 1998-07-23 | 1998-07-23 | メモリチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223695A JP2000040036A (ja) | 1998-07-23 | 1998-07-23 | メモリチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040036A true JP2000040036A (ja) | 2000-02-08 |
Family
ID=16802211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10223695A Pending JP2000040036A (ja) | 1998-07-23 | 1998-07-23 | メモリチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040036A (ja) |
-
1998
- 1998-07-23 JP JP10223695A patent/JP2000040036A/ja active Pending
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20090407 |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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