JPH02302864A

JPH02302864A - 入出力制御装置

Info

Publication number: JPH02302864A
Application number: JP12273889A
Authority: JP
Inventors: Tsutomu Shimomura; 勉下村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-18
Filing date: 1989-05-18
Publication date: 1990-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、コンピュータシステムに係わり、特に、周辺
装置へのアクセスタイミングをハードウェアによって制
御する入出力制御装置に関するものである。

（従来の技術）従来のコンピュータシステムにおいて、周辺装置の制御
を行なう時、ＣＰＵからの命令が周辺装置に接続された
周辺ＬＳＩに伝送される。そして、その命令に基づいて
周辺ＬＳＩが周辺装置を制御していた。

これら周辺ＬＳＩには、同一周辺装置にＣＰＵのＩＮ命
令、ＯＵＴ命令を実行する際、第４図に示すコマンド回
復時間が設定されている。そして、このコマンド回復時
間より短い間隔でＣＰＵがＩＮ命苓、ＯＵＴ命令等の入
出力アクセス命令を実行すると周辺装置が正常に動作す
ることができなかった。

例えば、インテル社の８０８６プロセツサ（動作速度８
Ｍｈｚ）を用いたコンピュータシステムでは第５図に示
すような入出力装置アクセスのためのプログラムが実施
されていた。第５図のプログラムは、ＣＰＵから周辺装
置にデータを出力する出　−力命令である。まず入出力
装置番号３００Ｈを予めＤＸレジスタにＮＯＶ命令を用
いて入れる。そして、１バイトのデータが入っているＡ
ＬレジスタをＣＰＵから入出力装置番号３００Ｈに出力
するＯＵＴ命令を行う。同様に、Ａ）Ｉレジスタに入っ
ている１バイトのデータを出力するには、ＮＯＶ命令を
用いてＡＬレジスタに再度入れる。そして、ＡＬレジス
タ１　　　　　に入れたデータをＤＸレジスタの入出力
装置から出力する。また、プロセッサが高速動作になる
と、例えば、インテル社の８０８６プロセツサ（動作速
度ｌＤＭｈｚ）では第６図に示すような入出力装置アク
セスのためのプログラムが実施されていた。このプログ
ラムではＣＰＵが、それぞれｒＪ　ＭＰＡｌ」と「ＪＭ
Ｐ　　Ａ２Ｊの命令フェッチサイクルを実行することに
よってコマンド回復時間を確保していた。しかしながら
、ＣＰＵからの命令によって目的のプログラム等がキャ
ッシュメモリに存在すれば、上記ＪＭＰの命令フェッチ
サイクルではバスサイクルが発生しなかった。その結果
として、コマンド回復時間が確保することができなくな
っていた。

（発明が解決しようとする課題）本発明は、上記のような従来技術の欠点を除去し、従来
ソフトウェアによってコマンド回復時間を確保していた
事をハードウェアによって行なうことにより、コマンド
回復時間を確保するために生じる性能低下を防止し、従
来からのソフトウェア互換を維持することを保つ人出力
制御装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するために本発明は、前記バスにそれぞ
れ接続される周辺装置にアクセスした入出力アドレス信
号を記憶する記憶手段と、新たに前記周辺装置をアクセ
スする際に、前記記憶手段によって記憶されている人出
力アドレス信号と、新たにアクセスするための入出力ア
ドレス信号とを比較する比較手段と、前記比較手段の比
較結果に基づいて、前記記憶されている入出力アドレス
信号と、新たにアクセスする入出力アドレス信号が一致
したならば、前記ＣＰＵから前記周辺装置への入出力ア
ドレス信号のタイミングを遅延制御することによって構
成されている。

又、このように構成された入出力制御装置では、更に、
前記周辺装置へのアクセス終了後、予め決められたカウ
ント数をカウントする手段と、前記比較手段による一致
結果に基づいて、前記ＣＰＵから前記周辺装置への入出
力アドレス信号のタイミングを、前記カウント手段によ
り所定のカウント数に達するまで遅延制御することによ
ってコンピユータシステムをより有効的に構成すること
もできる。

（作用）このように構成されたものにおいては、先ず第一にＣＰ
Ｕが周辺装置に対して入出力アクセス命令を発する。そ
の入出力アクセス命令は、周辺装置を制御する周辺ＬＳ
Ｉが受取り、実行する。入出力アクセス命令と共にＣＰ
Ｕから周辺装置に伝送された入出力アドレス信号をレジ
スタに記憶する。次に、新たにＣＰＵから同一周辺装置
を制御する周辺ＬＳＩに入出力アクセス命令が下される
と、前記レジスタに記憶された入出力アドレス信号と新
たにＣＰＵから出力された人出力アドレス信号とを比較
器によって比較する。そして、比較器によって比較され
た比較結果を基づき、比較結果が一致したならば周辺装
置へ入出力アドレス信号を伝送するタイミングをコマン
ド回復時間後に設定する。また比較結果が一致しないな
らばそのまま周辺装置へ入出力アドレス信号を伝送する
。

更に、周辺装置へのアクセス終了後、シフトレジスタが
予め決められたカウント数をカウントすることを始める
。そして、前記比較手段の比較結果が一致ならば、この
シフトレジスタがカウント終了するまで入出力アドレス
信号の伝送を遅延制御する。

この入出力制御装置によりコマンド回復時間による性能
低下を最少限に抑えることができる。

（実施例）以下、図面を参照して本発明の実施例について説明する
。

第１図と第２図は、本発明の一実施例である入出力制御
装置の論理回路図を示す。

１はレジスタであり、ＣＰＵ　（図示省略）からの入出
力アクセス命令（「σπ命令と「σＷ命令）の立上がり
でアドレスバス２上の情報をラッチする。２はアドレス
バスであり、ＣＰＵの入出力アクセス命令で入出力アド
レス信号がＣＰＵより８１　　　　　ビットづつ出力さ
れる。３は負論理ＯＲであり、ＣＰＵからの「百玉命令
と丁σＷ命令の両方がハイレベルになった時、即ち、入
出力アクセスが終了した時点でレジスタ１がアドレスバ
ス２上の入出力アドレス信号をラッチする。４は比較器
であり、レジスタ１でラッチした入出力アドレス信号と
新たにＣＰＵから伝送されたアドレスバス２上の入出力
アドレス信号とを比較する。５はリセット信号であり、
レジスタ１のｃｌｅａｒ端子に入力されており、リセッ
ト信号がローレベルになるとレジスタ１にラッチされて
いた入出力アドレス信号の情報が消去される。６は比較
器４より出力される比較結果であり、比較器４の比較結
果に基づいて、等しい場合、信号がハイレベルになる。

７はシフトレジスタであり、ＣＰＵからの入出力アクセ
ス命令が共にハイレベルの時、シフト動作を開始する。

そして、ｃ１ｏｃｋ端子からのクロックをカウントし、
６クロツク以上になるとＱＰがハイレベルになる。８は
入出力サイクル要求信号（ＢＡＤＳ）であり、ＣＰＵか
ら出力される。そして、この入出力サイクル要求信号８
に続いて出力される入出力アクセス命令に従い周辺装置
を制御する周辺ＬＳＩが命令を実行する。９はＤフリッ
プフロップであり、Ｄ入力とクロック入力を持ち、クロ
ック入力にクロックが入るまでＤ入力は出力Ｑへ伝達さ
れず、Ｄ入力が遅延される。本構成においては、ｃｌｏ
ｃｋ端子に入出力サイクル要求信号８が入力され、この
要求信号８の立上がりでセット状態になる。そして、タ
イミング回路ＩＯからの出力信号をｃｌｅａｒ端子に接
続し、受信することにによってリセット状態になる。１
０はタイミング回路であり、入出力サイクルスタート信
号１２を受信すると入出力バスタイミングに合致したコ
マンドタイミングを周辺装置へ伝送する。１１はリード
、ライト命令であり、アドレス信号と同期してステータ
ス情報が出力される。１２は入出カスタード信号である
。

入出力サイクル要求８がハイレベルであり、且つ信号６
がローレベルになると入出力サイクル要求８と信号６か
らＡＮＤ■の出力がハイレベルの状態になる。そして、
正理論ＯＲ■から出カスタード信号１２が出力される。

即ち、周辺装置のアクセス終了後、ＣＰＵが異なる周辺
装置のアクセスを実行する際、比較器４の比較結果から
入出力アドレス信号が不一致の時、即座に周辺装置へ入
出力アドレス信号を伝送することができる。また、比較
器４の比較結果から入出力アドレス信号が不一致または
一致に関わらず、周辺装置のアクセス終了後、６クロツ
ク分経過した状態においてはシフトレジスタ７のＱＦが
ハイレベルになる。そして、Ｄフリップフロップ９の出
力Ｑがハイレベルの時、ＡＮＤ■の出力がハイレベルに
なり、正論理ＯＲ■から出カスタード信号１２が伝送さ
れる。従って、入出力アドレス信号が一致の場合でも、
６クロツク経過後は入出力アドレス信号を伝送すること
ができる。

第３図は、第１図と第２図に示す論理回路図のタイミン
グチャートを示す。

以下第３図を基づいて、本発明の動作説明を行う。第１
図の入出力アクセス命令（「ヒ玉または１０Ｗ、）は、
ＣＰＵによりＩＮ命令、ＱＵＴ命令が実行されるときロ
ーレベルとなる。そして、これら信号の立上がり、即ち
、ＩＮ命令あるいはＯＵＴ命令の終了時、アドレスバス
２上の人出力アドレス信号がレジスタ１にラッチされる
。そして、入出力サイクルが終了すると入出力アクセス
命令はともにハイレベルの状態になる。この立上がりの
タイミングでシフトレジスタ７は、シフト動作を開始し
、ｃｌｏｃｋ端子がクロックパルスを６以上入力すると
シフトレジスタ７のＱＰがハイレベルの状態になる。

また入出力サイクル終了後、ＣＰＵが新たにＩＮ命令、
ＯＵＴ命令を実行し、入出力サイクル要求信号８がロー
レベルの状態になった時、アドレスバス２上の新たな入
出力アドレス信号とレジスタ１にラッチされていた前の
入出力アドレス信号とを比較器４で比較する。この比較
器４の比較結果が不一致の場合、比較器４はローレベル
の信号を発生する。この場合、コマンド回復時間を考慮
する必要がないので第２図の（Ａ）に比較器４からのロ
ーレベルの信号６が伝送される。そして、１　　　　　
前記信号の少し前に入出力サイクル要求信号８がハイレ
ベルのパルス信号を伝送しているためＡＮＤ■からの出
力信号がハイレベルの状態になる。

従って、この時正理論ＯＲ■から入出力サイクル信号１
２が伝送される。

この入出力サイクル信号１２がタイミング回路１０に入
力されると入出力アクセス命令のＩＯＷまたはＩＯＲが
即座にタイミング回路ＩＯから出力される。第３図では
、ＩＯＷが即座に出力される場合を点線で示している。

一方、比較器４からの信号がハイレベルの状態である場
合、周辺装置のコマンド回復時間を考慮する必要がある
。比較器４からの信号レベルが、ハイレベルの時点でシ
フトレジスタ７のＱＰがハイレベルの状態とＤフリップ
フロップ９のＱ端子からのレベルがハイレベルの状態で
あれば、ＡＮＤ■の出力がハイレベルの状態になる。そ
して、正理論ＯＲ■がＡＮＤ■の出力がハイレベルの状
態のため入出力サイクルスタート信号１２を伝送する。

しかしながら、前記時点でシフトレジスタ７のＱＰが未
だローレベルの時は所定のクロック時間を経過するまで
、ＡＮＤ■とＡＮＤ■の出力はローレベルの状態なので
入出力サイクルスタート信号１２は正理論ＯＲ■から伝
送されない。第３図では、１０Ｗが６クロツク経過後に
ローレベルになる状態を示している。

又本実施例ではコマンド回復時間を６クロツクと固定し
たが、カウンタ、レジスタと比較器を任意に組合わせる
ことにより可変にすることもできる。

［発明の効果］本発明を実施することで、周辺装置毎に設定されている
コマンド回復時間を効率よく確保でき、コマンド回復時
間を確保するために生じる性能低下を防止することが可
能となる。

【図面の簡単な説明】

第１図と第２図は、本発明の一実施例である入出力装置
の論理回路図である。第３図は、第１図と第２図に示す
論理回路図のタイミングチャートである。第４図は、コ
マンド回復時間を示すタイミングチャートである。第５
図は、ソフトウェアによりコマンド回復時間を確保して
いる従来例を示す図である。第６図は、第５図より動作
速度が速いＣＰＵを用いた時にコマンド回復時間を確保
している従来例を示す図である。１・・・レジスタ、２・・・アドレスバス、４・・・比
較器、７・・・シフトレジスタ、８・・・入出力サイク
ル要求信号、９・・・Ｄフリップフロップ、１０・・・
タイミング回路

Claims

【特許請求の範囲】

（１）ＣＰＵとバスを介して接続されている周辺装置の
間で、前記ＣＰＵから伝送される入出力アドレス信号を
制御する入出力制御装置において、前記周辺装置にアク
セスした入出力アドレス信号を記憶する記憶手段と、新
たに前記周辺装置をアクセスする際に、前記記憶手段に
より、記憶されている入出力アドレス信号と、新たにア
クセスする入出力アドレス信号とを比較する比較手段と
、前記比較手段の比較結果に基づいて、前記記憶されて
いる入出力アドレス信号と、新たにアクセスする入出力
アドレス信号が一致したならば、前記ＣＰＵから前記周
辺装置への入出力アドレス信号のタイミングを遅延制御
する事を特徴とする入出力制御装置。
（２）（１）記載の入出力制御装置において、前記周辺
装置へのアクセス終了後、予め決められたカウント数を
カウントする手段と、前記比較手段による一致結果に基
づいて、前記ＣＰＵから前記周辺装置への入出力アドレ
ス信号のタイミングを、前記カウント手段により所定の
カウント数に達するまで遅延制御する事を特徴とする入
出力制御装置。