JPH0762834B2 - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPH0762834B2 JPH0762834B2 JP1546987A JP1546987A JPH0762834B2 JP H0762834 B2 JPH0762834 B2 JP H0762834B2 JP 1546987 A JP1546987 A JP 1546987A JP 1546987 A JP1546987 A JP 1546987A JP H0762834 B2 JPH0762834 B2 JP H0762834B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- request
- storage device
- identification signal
- read operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通バス接続である各要求装置と記憶装置と
のリクエスト制御手段に関する。特に、インタフェース
の書込データと読出データが共通ラインである場合の動
作サイクル制御手段に関する。
のリクエスト制御手段に関する。特に、インタフェース
の書込データと読出データが共通ラインである場合の動
作サイクル制御手段に関する。
本発明は、各要求装置と記憶装置とが共通バスで接続さ
れ、書込データと読出データが共通ラインで転送される
システムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変更
することにより、 読出データと書込データとが競合しないときにサイクル
タイムを短縮することができるようにしたものである。
れ、書込データと読出データが共通ラインで転送される
システムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変更
することにより、 読出データと書込データとが競合しないときにサイクル
タイムを短縮することができるようにしたものである。
従来、この種のシステムは書込データと読出データが共
通ラインであるので、読出データと書込データとが競合
し、読出動作後の書込動作がクリティカルなサイクルに
なり、これによって装置の読出動作のサイクルタイムが
決定されていた。
通ラインであるので、読出データと書込データとが競合
し、読出動作後の書込動作がクリティカルなサイクルに
なり、これによって装置の読出動作のサイクルタイムが
決定されていた。
このような従来の動作単位のサイクルビジー制御である
と、読出動作後の書込動作で読出動作のサイクルタイム
が決定しているので、読出動作後の読出動作の場合に読
出データと書込データとが競合しないのにもかかわら
ず、サイクルタイムを短縮できない欠点があった。
と、読出動作後の書込動作で読出動作のサイクルタイム
が決定しているので、読出動作後の読出動作の場合に読
出データと書込データとが競合しないのにもかかわら
ず、サイクルタイムを短縮できない欠点があった。
本発明はこのような欠点を除去するもので、読出データ
と書込データとが競合しないときにサイクルタイムを短
縮することができる記憶装置制御方式を提供することを
目的とする。
と書込データとが競合しないときにサイクルタイムを短
縮することができる記憶装置制御方式を提供することを
目的とする。
本発明は、複数の要求装置と、この要求装置に共通バス
で接続された記憶装置と、この記憶装置と上記要求装置
との間で書込データおよび読出データが共通ラインに転
送される構成である記憶装置制御方式において、上記要
求装置は、前のサイクルの読出動作識別信号を発生する
主制御回路および上記要求装置へアクセプト信号を返送
するプライオリティ回路を備え、上記プライオリティ回
路は、上記リクエスト要求信号を受信した場合に上記読
出動作識別信号および上記書込命令識別信号を検出して
いる間は、上記アクセプト信号を返送しないことを特徴
とする。
で接続された記憶装置と、この記憶装置と上記要求装置
との間で書込データおよび読出データが共通ラインに転
送される構成である記憶装置制御方式において、上記要
求装置は、前のサイクルの読出動作識別信号を発生する
主制御回路および上記要求装置へアクセプト信号を返送
するプライオリティ回路を備え、上記プライオリティ回
路は、上記リクエスト要求信号を受信した場合に上記読
出動作識別信号および上記書込命令識別信号を検出して
いる間は、上記アクセプト信号を返送しないことを特徴
とする。
なお、主制御回路は、前のサイクルのビジー信号を発生
し、プライオリティ回路は、少なくともビジー信号と書
込動作識別信号と読出動作識別信号とリクエスト要求信
号とに予め付与されたプライオリティに基づいて所定の
条件が成立するときに要求装置ヘアクセプト信号を返送
することができる。
し、プライオリティ回路は、少なくともビジー信号と書
込動作識別信号と読出動作識別信号とリクエスト要求信
号とに予め付与されたプライオリティに基づいて所定の
条件が成立するときに要求装置ヘアクセプト信号を返送
することができる。
演算処理装置、入出力処理装置などの各要求装置のリク
エスト制御回路からのリクエスト要求信号と同時に書込
命令識別信号を記憶装置へ転送する。一方、記憶装置内
の主制御回路で前のサイクルのビジー信号および読出動
作識別信号を発生する。ひきつづき、記憶装置内のプラ
イオリティ回路でビジー信号、各書込命令識別信号、読
出動作識別信号および各リクエスト要求信号のプライオ
リティに従って要求装置へアクセプト信号を返送する。
エスト制御回路からのリクエスト要求信号と同時に書込
命令識別信号を記憶装置へ転送する。一方、記憶装置内
の主制御回路で前のサイクルのビジー信号および読出動
作識別信号を発生する。ひきつづき、記憶装置内のプラ
イオリティ回路でビジー信号、各書込命令識別信号、読
出動作識別信号および各リクエスト要求信号のプライオ
リティに従って要求装置へアクセプト信号を返送する。
次に、本発明について第１図および第２図を参照して説
明する。
明する。
要求装置100または200が記憶装置300に対してリクエス
ト要求をする場合に、書込命令識別信号19または20がリ
クエスト要求信号17または18とともに転送される。記憶
装置300のプライオリティ回路11でリクエスト要求信号1
7または18および書込命令識別信号19または20を受ける
と、これらの信号、前のサイクルのビジー信号36および
前のサイクルの読出動作識別信号35に基づきプライオリ
ティ論理がとられ、要求装置100または200へアクセプト
信号21または22が返送される。
ト要求をする場合に、書込命令識別信号19または20がリ
クエスト要求信号17または18とともに転送される。記憶
装置300のプライオリティ回路11でリクエスト要求信号1
7または18および書込命令識別信号19または20を受ける
と、これらの信号、前のサイクルのビジー信号36および
前のサイクルの読出動作識別信号35に基づきプライオリ
ティ論理がとられ、要求装置100または200へアクセプト
信号21または22が返送される。
ここで、プライオリティ論理は、RQ1を要求装置100のリ
クエスト要求信号とし、RQ2を要求装置200のリクエスト
要求信号とし、WT1を要求装置100の書込命令識別信号と
し、WT2を要求装置200の書込命令識別信号とし、MRDを
記憶装置300の読出動作識別信号とし、MBSYを記憶装置3
00のビジー信号とし、RQ1とRQ2のプライオリティをRQ2
＜RQ1とすると、 要求装置100へのアクセプト信号21の返送は RQ1＊（MRD＊WT1）＊MBSY の場合であり、 要求装置200へのアクセプト信号22の返送は の場合である。
クエスト要求信号とし、RQ2を要求装置200のリクエスト
要求信号とし、WT1を要求装置100の書込命令識別信号と
し、WT2を要求装置200の書込命令識別信号とし、MRDを
記憶装置300の読出動作識別信号とし、MBSYを記憶装置3
00のビジー信号とし、RQ1とRQ2のプライオリティをRQ2
＜RQ1とすると、 要求装置100へのアクセプト信号21の返送は RQ1＊（MRD＊WT1）＊MBSY の場合であり、 要求装置200へのアクセプト信号22の返送は の場合である。
例えば、要求装置100から読出動作要求のリクエスト要
求信号17が記憶装置300へ転送されると、ビジー信号36
が論理値「０」であるので、プライオリティ回路11で前
述の論理に従う演算が行われ、要求装置100へアクセプ
ト信号21が返送され、また動作開始信号34が主制御回路
12へ送られて読出動作が実行される。読出動作が実行さ
れると、１クロックサイクル（以下、1Tという。）間ビ
ジー信号36が「１」になり、また、読出動作識別信号35
がプライオリティ回路11に送られる。次に、ビジー信号
36が「０」になると、前のリクエスト要求信号17の2T後
に要求装置200からリクエスト要求信号18が送られる。
この動作要求が読出動作であった場合に、書込命令識別
信号20が「０」であるので、記憶装置300はアクセプト
信号22を要求装置200へ返送する。この動作要求が書込
動作であった場合に書込命令識別信号20が「１」であ
り、また読出動作識別信号35が「１」であるので、記憶
装置300はアクセプト信号22を要求装置200へ返送しな
い。従って、再度1T後に要求装置200からリクエスト要
求信号18が記憶装置300へ送られ、この時点では読出動
作識別信号35は「０」であるので、アクセプト信号22を
要求装置200へ返送する。読出動作識別信号35と書込命
令識別信号20が「１」であることは、前のサイクルが読
出動作で2T後の次のサイクルが書込動作であり、読出デ
ータ40と書込データ28が競合していることを意味する。
第２図で、破線で示す波形は書込動作が1T延ばされた場
合を示す。
求信号17が記憶装置300へ転送されると、ビジー信号36
が論理値「０」であるので、プライオリティ回路11で前
述の論理に従う演算が行われ、要求装置100へアクセプ
ト信号21が返送され、また動作開始信号34が主制御回路
12へ送られて読出動作が実行される。読出動作が実行さ
れると、１クロックサイクル（以下、1Tという。）間ビ
ジー信号36が「１」になり、また、読出動作識別信号35
がプライオリティ回路11に送られる。次に、ビジー信号
36が「０」になると、前のリクエスト要求信号17の2T後
に要求装置200からリクエスト要求信号18が送られる。
この動作要求が読出動作であった場合に、書込命令識別
信号20が「０」であるので、記憶装置300はアクセプト
信号22を要求装置200へ返送する。この動作要求が書込
動作であった場合に書込命令識別信号20が「１」であ
り、また読出動作識別信号35が「１」であるので、記憶
装置300はアクセプト信号22を要求装置200へ返送しな
い。従って、再度1T後に要求装置200からリクエスト要
求信号18が記憶装置300へ送られ、この時点では読出動
作識別信号35は「０」であるので、アクセプト信号22を
要求装置200へ返送する。読出動作識別信号35と書込命
令識別信号20が「１」であることは、前のサイクルが読
出動作で2T後の次のサイクルが書込動作であり、読出デ
ータ40と書込データ28が競合していることを意味する。
第２図で、破線で示す波形は書込動作が1T延ばされた場
合を示す。
本発明は、以上説明したように、各要求装置と記憶装置
とが共通バスで接続され、書込データと読出データとが
共通ラインであるシステムで、各要求装置から転送され
てくるリクエスト要求信号と書込命令識別信号と、記憶
装置内で発生した前のサイクルのビジー信号と読出動作
識別信号とのプライオリティ論理を記憶装置内でとり、
アクセプトを返送するか否かの制御をして、読出動作後
の読出動作と書込動作とのサイクルを変更するので、全
体的なシステムのスループットを向上できる効果があ
る。
とが共通バスで接続され、書込データと読出データとが
共通ラインであるシステムで、各要求装置から転送され
てくるリクエスト要求信号と書込命令識別信号と、記憶
装置内で発生した前のサイクルのビジー信号と読出動作
識別信号とのプライオリティ論理を記憶装置内でとり、
アクセプトを返送するか否かの制御をして、読出動作後
の読出動作と書込動作とのサイクルを変更するので、全
体的なシステムのスループットを向上できる効果があ
る。
第１図は本発明実施例の構成を示すブロック構成図。 第２図は本発明実施例の動作を示すタイミングチャー
ト。 １、２……リクエスト制御回路、３〜８、16……バスド
ライバ、９、10、13〜15……バスレシーバ、11……プラ
イオリティ回路、12……主制御回路、17、18……リクエ
スト要求信号、19、20……書込命令識別信号、21、22…
…アクセプト信号、23、24、31、37……コマンド、ライ
トマスク、25、26、32、38……アドレス、27、28、39…
…書込データ、29、30、40……読出データ、33……共通
データ、34……動作開始信号、35……読出動作識別信
号、36……ビジー信号。
ト。 １、２……リクエスト制御回路、３〜８、16……バスド
ライバ、９、10、13〜15……バスレシーバ、11……プラ
イオリティ回路、12……主制御回路、17、18……リクエ
スト要求信号、19、20……書込命令識別信号、21、22…
…アクセプト信号、23、24、31、37……コマンド、ライ
トマスク、25、26、32、38……アドレス、27、28、39…
…書込データ、29、30、40……読出データ、33……共通
データ、34……動作開始信号、35……読出動作識別信
号、36……ビジー信号。
Claims (2)
- 【請求項１】複数の要求装置（100、200）と、 この要求装置に共通バスで接続された記憶装置（300）
と、 この記憶装置と上記要求装置との間で書込データおよび
読出データが共通ラインに転送される構成である記憶装
置制御方式において、 上記要求装置は、リクエスト要求信号および書込命令識
別信号を上記記憶装置に転送するリクエスト制御回路
（１、２）を備え、 上記記憶装置は、前のサイクルの読出動作識別信号を発
生する主制御回路（12）および上記要求装置へアクセプ
ト信号を返送するプライオリティ回路（11）を備え、 上記プライオリティ回路は、上記リクエスト要求信号を
受信した場合に上記読出動作識別信号および上記書込命
令識別信号を検出している間は、上記アクセプト信号を
返送しない ことを特徴とする記憶装置制御方式。 - 【請求項２】上記主制御回路は、前のサイクルのビジー
信号を発生し、 上記プライオリティ回路は、少なくとも上記ビジー信号
と上記書込動作識別信号と上記読出動作識別信号と上記
リクエスト要求信号とに予め付与されたプライオリティ
に基づいて所定の条件が成立するときに上記要求装置へ
アクセプト信号を返送する ことを特徴とする特許請求の範囲第（１）項記載の記憶
装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1546987A JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1546987A JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182764A JPS63182764A (ja) | 1988-07-28 |
| JPH0762834B2 true JPH0762834B2 (ja) | 1995-07-05 |
Family
ID=11889657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1546987A Expired - Lifetime JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762834B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719227B2 (ja) * | 1990-10-12 | 1998-02-25 | 富士通株式会社 | 処理装置 |
-
1987
- 1987-01-26 JP JP1546987A patent/JPH0762834B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182764A (ja) | 1988-07-28 |
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