JPS63266557A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理技術さらにはメモリ管理技術に関
し１例えばディスプレイコントローラやグラフィックコ
ントローラにおけるメモリ管理処理に適用して有効な技
術に関するものである。

〔従来技術〕

ＣＲＴ　（カソード・レイ・チューブ）ディスプレイ装
置に対する表示制御やフレームバッファメモリなどのビ
ットマツプメモリに対するアドレス制御を行うディスプ
レイコントローラにおいて、表示画面の内容を変更する
描画処理をマイクロプロセッサの処理に委ねることもで
きるが、昭和５９年１１月３０日オーム社発行のｒＬＳ
ＩハンドブックＪ　Ｐ５５６などに記載される如く、グ
ラフィックスのように画素（ピクセル）単位に比較的複
雑な処理が要求される場合、全てをマイクロプロセッサ
の処理に委ねることは、プロセッサの使用効率及び画像
処理の高速化において必ずしも得策でないことから、基
本的図形の描画や図形の塗つぶし、さらには図形の回転
や移動などの処理をディスプレイコントローラなど画像
処理専用の装置に委ねる方式が採用されている。

ところで、斯るディスプレイコントローラのような画像
処理装置においては、その機能上、種々の画像処理のた
めのテンポラリレジスタのようなワーキングエリア、線
種や模様などのパターン記憶エリア、更にはペイントコ
マンド実行に際して必要とされるスタック点などの退避
領域が必要とされる。特にそれらを画像処理装置の内部
に持たせることが高速画像処理上望ましいことから、そ
れらワーキングエリア、パターン記憶エリア、退避領域
などは個別的な内部ＲＡＭ　（ランダム・アクセス・メ
モリ）によって構成され、夫々アドレス演算部から専用
のアドレス信号が供給されるようになっていた。

〔発明が解決しようとする問題点〕

しかしながら、内部ＲＡＭをその用途に応じて専用化す
ると、夫々に格納可能なデータ量がハードウェア的に制
約され、それを超えるものについてたとえ外部メモリを
利用しても、外部メモリのアドレス空間と内部メモリの
アドレス空間とに連続性が無いために処理速度は著しく
低下してしまうという問題点があった。例えば、ペイン
トコマンド実行のための塗りつぶしパターンデータをそ
れ専用の内部ＲＡＭに格納する場合には、当該内部ＲＡ
Ｍの記憶容量によって塗りつぶしパターンデータの大き
さが制約され、また、当該限度以上の塗りつぶしパター
ンデータを外部メモリに格納すると、外部に対するアク
セスが必要になって処理速度が著しく低下してしまう。

本発明の目的は、外部データ格納手段に割り当てられた
アドレス空間上の任意のアドレスから連続的な所定のア
ドレス空間において内部データ格納手段を外部データ格
納手段と同様にアクセスすることができて、データ処理
の高速化を達成することができるデータ処理装置を提供
することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は９
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、外部データ格納手段に割り当てられたアドレ
ス空間上の任意のアドレスから連続的な所定のアドレス
空間に対するアクセスを検出した場合には、アクセス対
象を選択的に外部データ格納手段から内部データ格納手
段に切り換え制御するようにしたものである。

〔作　用〕

上記した手段によれば、外部データ格納手段に割り当て
られたアドレス空間上の任意のアドレスから連続的な所
定のアドレス空間に内部データ格納手段の所定記憶領域
をマツピングして、内部ケータ格納手段と外部データ格
納手段とに対する連続的なアクセスが可能とされること
により、外部データ格納手段に含まれている任意のデー
タを高速に内部データ格納手段にコピーしたり、内部デ
ータ格納手段の所定記憶領域を超えるような任意サイズ
のデータに対する内部及び外部のデータ格納手段を介す
る連続的なアクセスを可能にして、内部データ格納手段
に汎用性をもたせながらデータ処理の高速化を達成する
ものである。

〔実施例〕

第１図及び第２図は本発明に係るデータ処理装置の１実
施例であるグラフィックディスプレイプロセッサを示す
ブロック図である。同図に示されるグラフィックディス
プレイプロセッサＧＤＰは、特に制限されないが、ＣＲ
Ｔディスプレイ装置が含まれる表示システムにおいて、
その表示制御機能や描画制御機能をサポートするディス
プレイコントローラとして機能するものである。

第３図には上記グラフィックディスプレイプロセッサＧ
ＤＰが含まれるシステム構成の１例が示されている。第
３図において、システムアドレスバスＳＡＢ及びシステ
ムデータバスＳＤＢには代表的に示されているマイクロ
プロセッサＭＰＵとシステムメモリＳＹＴＭが結合され
ている。グラフィックディスプレイプロセッサＧＤＰは
、システムデータバスＳＤＢに対するインタフェース部
と、ローカルデータバスＬＤＢ及びローカルアドレスバ
スＬＡＢから成るフレームバッファバスに対するインタ
フェース部を有し、フレームバッファバスにはデュアル
ポートを有するフレームバッファメモリＦＢＭの一方の
アクセスポートが結合され、且つ、他方のアクセスポー
トはドツトシフタＤＳＦＴを介してＣＲＴディスプレイ
装置ＤＩＳＰに結合されている。斯るグラフィックディ
スプレイプロセッサＧＤＰは、上記マイクロプロセッサ
ＭＰＵからシステムデータバスＳＤＢを介して供給され
るコマンドを解釈し、フレームバッファメモリＦＢＭ上
に所定の図形描画、図形塗りつぶし、及び図形の拡大、
縮小２回転などを実行させる描画制御機能と、フレーム
バッファメモリＦＢＭに格納されている画像データをＣ
ＲＴディスプレイ装置ＤＩＳＰに表示させる表示制御機
能をサポートする。

上記グラフィックディスプレイプロセッサＧＤＰは、マ
イクロプロセッサＭＰＵから供給されるコマンドをマイ
クロプログラム制御方式で実行する制御形態を有し、通
常のマイクロプログラム制御に必要とされるような夫々
第３図に図示しないコマンドレジスタ、パラメータレジ
スタ、所定のマイクロ命令を格納した制御記憶、制御記
憶から読み出されるマイクロ命令コードなどに基づいて
命令を実行する種々の実行手段を備える。

次に、グラフィックディスプレイプロセッサＧＤＰ特に
その描画機能を司る構成を第１図及び第２図を中心に詳
細に説明する。

グラフィックディスプレイプロセッサＧＤＰの内部バス
は、第１バスＵＡＢ、第２バスＶＡＢ。

及び第３バスＷＡＢから成る３バス構成を主体とし、更
に、メモリアドレス専用のメモリアドレスバスＭＡＢ、
カラーデータ専用のカラーバスＣＬＢ、外部データ格納
手段の１例であるフレームバッファメモリＦＢＭから読
み出されるデータ及び内部データ格納手段の１例である
ＲＡＭから成るような内部メモリＩＤＭから読み出され
るデータ専用のリードデータバスＲＤＢ、及び論理演算
のだめの種々のマスクデータ専用のマスクバスＭＳＫＢ
が設けられている。尚、上記各内部バスは。

特に制限されないが、夫々３２ビット幅で構成されてい
る。

グラフィックディスプレイプロセッサＧＤＰは、第３図
にも示されるように上記マイクロプロセッサＭＰＵとの
インタフェース部として先入れ先出し形式のリードライ
トファイフオＲＷＦが設けられ、そのリードライトファ
イフオＲＷＦは、第１バスＵＡＢ及び第２バスＶＡＢに
データ入出力端子が結合されたファイフオバソファＦＢ
ＵＦに接続されている。

フレームバッファメモリＦＢＭとのデータインタフェー
ス部として、リードデータバッファレジスタＲＤＢＲと
ライトデータバッファレジスタＷＤＢＲとがフレームバ
ッファメモリＦＢＭのデータ入出力端子に結合され、ま
た、メモリアドレスレジスタスレーブＭＡＲＳがフレー
ムバッファメモリＦＢＭのアドレス入力端子に結合され
ている。

前記メモリアドレスレジスタスレーブＭＡＲ８は、メモ
リアドレスレジスタマスタＭＡＲＭを介して第１バスＵ
ＡＢから必要なアドレスデータが供給されるようになっ
ているが、前記メモリアドレスレジスタマスタＭＡＲＭ
及びメモリアドレスレジスタスレーブＭＡＲ３は相互に
マスク・スレーブの関係を持ち、第１バスＵＡＢから新
たなアドレスデータがメモリアドレスレジスタマスタＭ
ＡＲＭに転送されると同時に既に当該メモリアドレスレ
ジスタマスタＭＡＲＭに格納されているアドレスデータ
がメモリアドレスレジスタスレーブＭＡＲ５に転送され
て当該メモリアドレスレジスタスレーブＭＡＲ３の格納
データが更新されるようになっている。

前記内部メモリＩＤＭは、特に制限されないが、第４図
に概念的に示されるように、フレームバッファメモリＦ
ＢＭに割り当てられた外部アドレス空間（例えば最大５
１２メガバイト）に任意に連続してマツピング可能とさ
れる外部開放記憶領域ＥＸＭＥ　（例えば２５６バイト
）を設定することができるが、少なくとも内部メモリＩ
ＤＭ全体は前記外部アドレス空間とは異なる絶対アドレ
ス空間としての内部アドレス空間を持つ。外部開放領域
ＥＸＭＥ以外の記憶領域は、絶対アドレスによってのみ
アクセス可能とされる絶対記憶領域ＩＮＭＥとされる。

即ち、絶対記憶領域ＩＮＭＥは、絶対アドレスによって
のみアクセスされるが、この絶対アドレスは、外部デー
タ格納手段の外部アドレス空間にマツピングした内部デ
ータ格納手段における外部開放記憶領域ＥＸＭＥに対し
てもアクセスが可能とされる。前記外部開放記憶領域Ｅ
ＸＭＥ及び絶対記憶領域ＩＮＭＥについてはその詳細な
機能を後で説明するが、概略的には、外部開放記憶領域
ＥＸＭＥは、特に制限されないが、フレームバッファメ
モリＦＢＭ同様の描画領域として、更には、ペイントコ
マンドによる閉領域の塗りつぶしにおけるスタック点の
格納領域として、しかも、線種やベルパターンデータの
格納領域などに利用される。特に線種やベルパターンデ
ータは、絶対アドレスによって指定されることで所定の
内部処理に利用されるが、予めユーザにより外部開放記
憶領域ＥＸＭＥに設定することができるようにされてい
る。また、絶対記憶領域ＩＮＭＥは、特に制限されない
が、各種ワーキングエリアとして利用され、ユーザに対
して開放しない内部データ格納領域とされる。

前記多機能化されるべき内部メモリＩＤＭにおいて、そ
れに対するアドレシングのためのアドレスデータが、前
記メモリアドレスレジスタスレーブＭＡＲ３から第４図
の内部メモリアドレス選択部ＩＭＡＭＰＸに供給可能と
さ、更に、ベルアドレスポインタＰＬＡＰ、パターンア
ドレスポインタＰＴＡＰ、ラインスタイルアドレスポイ
ンタＬＳＡＰから第１バスＵＡＢを介して内部メモリア
ドレス選択部ＩＭＡＭＰＸに供給可能とされると共に、
ラインスタイルアドレスポインタＬＳＡＰから直接、さ
らには、制御記憶μＲＯＭに格納されている所定のマイ
クロ命令コードのアドレス部（内部メモリアドレスフィ
ールドＩＭＡＦ）が直接前記内部メモリアドレス選択部
ＩＭＡＭＰＸに供給可能とされる。内部メモリアドレス
選択部工ＭＡＭＰＸの動作はマイクロプログラムで制御
され、それによって選択されたアドレスデータが、各ア
ドレスデータに共通の内部メモリアドレスデコード回路
ＩＭＡＤＥＣを介して内部メモリＩＤＭに供給されるこ
とにより、当該アドレスデータに呼応するメモリセルが
アドレシングされるようになっている。

内部メモリＩＤＭのデータ入出力端子は、内部処理用に
内部メモリデータバッファＩＭＤＢＵＦに接続され、更
に、外部とのデータのやりとりのために前記リードデー
タバッファレジスタＲＤＢＲ及びライトデータバッファ
レジスタＷＤＢＲに接続されている。

本実施例では、特に制限されないが、本来３２ビツト構
成の内部メモリＩＤＭをマイクロプログラム制御に基づ
いて選択的に１６ビツト構成として機能させる選択が可
能にされている。即ち、第４図に示されるワードデータ
変換部５ＷＡＰにおいて、通常、内部メモリＩＤＭのデ
ータ入出力端子Ｄ０乃至Ｄ　ｉ　ｓはゲートＧＬを介し
て内部バスの下位ワードに対応されると共に、内部メモ
リＩＤＭのデータ入出力端子Ｄ□６乃至り、□はゲート
ＧＨを介して内部バスの上位ワードに対応されるが。

１６ビツトとしての機能が選択されると、前記ゲートＧ
Ｈが閉じられ、その代わりに上位ワードと下位ワード側
を接続するゲートＧＭが開かれ、内部メモリＩＤＭの上
位及び下位ワードがゲートＧＬ及びＧＭの交互開閉動作
に基づいて内部バスの下位ワード側に接続されるように
なっている０例えば、内部メモリＩＤＭに対する１６ビ
ツト機能が選択されて内部メモリＩＤＭの上位ワードの
アクセス指示がなされた場合、ゲートＯＬ及びＧＨが閉
じられ、且つゲートＧＭが開かれて内部メモリデータバ
ッファＩＭＤＢＵＦの下位ワードとの間でデータのやり
とりが可能とされる。このような利用形態は、内部メモ
リＩＤＭの絶対記憶領域ＩＮＭＥがパラメータレジスタ
のようなワーキングエリアとして利用されるような場合
に選択され、内部メモリＩＤＭの記憶領域を有効に利用
することを達成する。

ここで、本実施例のグラフィックディスプレイプロセッ
サＧＤＰにおける描画アドレス生成系を全体的に説明す
る。

先ず、内部メモリアクセス制御用マイクロ命令コードは
、例えば第５図に示されるようなマイクロ命令フォーマ
ットを有し、内部メモリアクセス制御用の所定フォーマ
ットを指定するエンコードフィールドＥＮＣＦ、内部メ
モリＩＤＭに対するワードバウンダリの内部メモリアド
レスフィールドＩＭＡＦ、内部メモリＩＤＭに対する前
記１６／３２ビット機能の選択を行うための内部メモリ
データバス幅指定フィールドＩＭＷＦ、リード・ライト
動作を指定するリードライトフィールドＲＷＦ、各種レ
ジスタのデータ入出力動作を指定するレジスタフィール
ドＲＦ、論理演算などの機能を指定する機能指定フィー
ルドＦＵＮＣ１次の制御記憶μＲＯＭのアドレスを指定
するネキストアドレス指定フィールドＮＥＸＴＡ、及び
、必要なアドレスデータを第１バスＵＡＢを介して内部
メモリＩＤの内部メモリアドレスデコード回路ＩＭＡＤ
ＥＣに供給可能とするための内部バス制御フィールドＢ
ＣＯＮＴなどによって構成される。

マイクロ命令コードのアドレス部によって直接内部メモ
リＩＤＭをアドレシングする処理が選択される場合には
、第５図に示される内部メモリコントロールフォーマッ
トに含まれる内部メモリアドレスフィールドＩＭＡＦの
アドレスデータと、リードライトフィールドＲＷＦ及び
内部メモリデータバス幅指定フィールドＩＭＷＦとによ
って内部メモリＩＤＭがアクセス制御される。

前記ベルアドレスポインタＰＬＡＰ、パターンアドレス
ポインタＰＴＡＰ、又はラインスタイルアドレスポイン
タＬＳＡＰから出力されるアドレスデータにより第１バ
スＵＡＢを介して内部メモリＩＤＭをアクセスする動作
が選択されるときは、第５図に示される内部メモリコン
トロールフォーマットに含まれるレジスタフィールドＲ
Ｆによるアドレスデータの供給元指定と、リードライト
フィールドＲＷＦ及び内部バス制御フィールドＢＣ○Ｎ
Ｔとによって内部メモリＩＤＭがアクセス制御される６ 前記ベルアドレスポインタＰＬＡＰは、線形コマンドに
よる太線描画に用いられる複数ピクセルの集合として定
義された任意の形状及び大きさの論理ベルパターンデー
タを、内部メモリＩＤＭにリード・ライトするためのア
ドレスを指定するものである。前記ラインスタイルアド
レスポインタＬＳＡＰは、線種データを内部メモリより
Ｍにリード・ライトするためのアドレスを指定するもの
である。前記パターンアドレスポインタＰＴＡＰは、パ
ターンデータをリード・ライトするためのアドレスを指
定するものである。スタックアドレスポインタ５ＴＡＰ
は、スタック領域をアドレシングするためのアドレスを
指定するものである。

前記フレームバッファメモリＦＢＭに対する描画アドレ
スの指定は、論理アドレス空間における現在の描画点を
指すカレントポインタＣＰの移動に従って、フレームバ
ッファメモリＦＢＭに割り当てられている物理アドレス
としての外部アドレス空間上を移動するトロウィングポ
インタＤＰによって行われる。

次に、フレームバッファメモリＦＢＭに割り当てられた
外部アドレス空間の任意の位置から連続して内部メモリ
ＩＤＭの前記外部開放記憶領域ＥＸＭＥをマツピングす
るための構成を説明する。

第１図において、ＩＭＡＳＲは、外部アドレス空間上に
おいて外部開放記憶領域ＥＸＭＥをマツピングすべき所
望の先頭アドレスデータが格納される内部メモリ先頭ア
ドレスレジスタである。この内部メモリ先頭アドレスレ
ジスタＩＭＡＳＲに設定された先頭アドレスデータは、
内部メモリアドレス比較器ＩＭＡＣＭＰにより、前記メ
モリアドレスレジスタマスタＭＡＲＭから供給されるア
ドレスデータと比較される。本実施例に従えば、前記外
部開放記憶領域ＥＸＭＥは、特に制限されないが、２５
６バイドとされるため、内部メモリアドレス比較器ＩＭ
ＡＣＭＰは、内部メモリ先頭アドレスレジスタＩＭＡＳ
Ｒ及びメモリアドレスレジスタマスタＭＡＲＭから夫々
供給されるアドレスデータの下位１１ビツトに対してマ
スキングして（当該ビットを「０」とみなして）上位２
１ビツトを比較する。

その比較結果が一致である場合、言い換えるなら、メモ
リアドレスレジスタマスタＭＡＲＭに格納されたアドレ
スデータが、第６図に示されるように、内部メモリ先頭
アドレスを始点にして２５６バイトのアドレス空間に含
まれる場合、内部メモリアクセスフラグＩＭＡＦＬＧに
ビット「１」が設定される。当該内部メモリアクセスフ
ラグエＭＡＦＬＧは、外部アドレス空間に対するメモリ
アクセス動作に際してそのアクセス対象ををフレームバ
ッファメモリＦＢＭと内部メモリＩＤＭと　　　′の間
で選択的に切り換え制御する。即ち、当該フラグビット
「１」は、そのときのメモリアドレスレジスタマスタＭ
ＡＲＭの格納アドレスデータがメモリアドレスレジスタ
スレーブＭＡＲ３に転送されるタイミングに呼応して、
同メモリアドレスレジスタスレーブＭＡＲ８がら出力さ
れるアドレスデータを内部メモリＩＤＭに供給するよう
に制御すると共に、それに呼応するタイミングで、前記
リードデータバッファレジスタＲＤＢＲ及びライトデー
タバッファレジスタＷＤＢＲをフレームバッファメモリ
ＦＢＭのデータ入出力端子から内部メモリＩＤＭのデー
タ入出力端子に切り換え接続する。逆に、当該フラグビ
ット「０」は、そのときのメモリアドレスレジスタマス
タＭＡＲＭの格納アドレスデータがメモリアドレスレジ
スタスレーブＭＡＲ８に転送されるタイミングに呼応し
て、同メモリアドレスレジスタスレーブＭＡＲ８から出
力されるアドレスデータをフレームバッファメモリＦＢ
Ｍに供給するように制御すると共に、それに呼応するタ
イミングで、前記リードデータバッファレジスタＲＤＢ
Ｒ及びライトデータバッファレジスタＷＤＢＲをフレー
ムバッファメモリＦＢＭのデータ入出力端子から内部メ
モリよりＭのデータ入出力端子に切り換え接続する。

したがって、内部メモリよりＭの前記外部開放記憶領域
ＥＸＭＥは、フレームバッファメモリＦＢＭに割り当て
られた外部アドレス空間の任意の位置から連続してアク
セス可能とされる。その結果として、外部開放記憶領域
ＥＸＭＥをパターンデータ格納領域、スタック領域、描
画領域などとするとき、それらの領域は、フレームバッ
ファメモリＦＢＭの全空間上の任意の位置に配置するこ
とができると共に、当該外部開放記憶領域ＥＸＭＥを超
えてフレームバッファメモリＦＢＭに連続して広い空間
をサポートすることができる。

前記スタック領域は、ペイントコマンドにより閉領域を
塗りつぶすときのスタック点を記憶しておくための領域
である。斯るスタック点は、塗りつぶすべき形状が複雑
になるにつれて増大するが、前記したように当該スタッ
ク領域は、フレームバッファメモリＦＢＭの全空間上の
任意の位置に対応させて内部メモリＩＤＭの外部開放記
憶領域ＥＸＭＥに設定することができると共に、当該外
部開放記憶領域ＥＸＭＥを超えてフレームバッファメモ
リＦＢＭと連続させることもできるため、スタック領域
を超えたアクセスによってフレームバッファメモリＦＢ
Ｍ上の必要なデータが破壊されないようにするプロテク
ション構成を有する。

即ち、スタック領域の先頭のアドレス（フレームバッフ
ァメモリＦＢＭのための外部アドレス空間上のアドレス
）が設定されるスタック先頭アドレスレジスタ５ＳＡＲ
と、スタック領域の大きさが設定されるスタック領域定
義レジスタ５ＡＤＲと、前記メモリアドレスレジスタマ
スタＭＡＲＭに格納されるスタックアドレスデータ（前
記スタックポインタ５ＴＡＰを介して供給される）が、
前記スタック先頭アドレスレジスタ５ＳＡＲ及びスタッ
ク領域定義レジスタ５ＡＤＲの設定データによって決定
されるスタック領域内のアドレスデータであるか否かを
判別するスタック領域比較器ＳＡＣＭＰとが設けられる
。このスタック領域比較器ＳＡＣＭＰは、スタック領域
をアクセスする際に制御記憶μＲＯＭから出力される制
御信号５ＴＫＡＣＣの所定レベルによって動作可能な状
態に制御され、特に制限されないが、スタック先頭アド
レスレジスタ５ＳＡＲの格納データとメモリアドレスレ
ジスタマスタＭＡＲＭの格納データとの排他的論理和を
採ると共に、スタック領域定義レジスタ５ＡＤＲの格納
データの否定と前記排他的論理和の結果との論理積を採
り、当該論理積の結果が各ビットで「０」でなければス
タック領域外のアクセスとみなして、メモリプロテクシ
ョンバイオレーションフラグＭＰＶにビット「１」を設
定する。メモリプロテクションバイオレーションフラグ
ＭＰＶにビット「１」が設定されると、そのときのマイ
クロ命令の実行が強制的に停止されると共に、マイクロ
プロセッサＭＰＵに割込み要求が与えられて、それ以降
は当該マイクロプロセッサＭＰＵのサポート処理に委ね
られる。

本実施例のグラフィックディスプレイプロセッサＧＤＰ
においては、特に制限されないが、描画に際して、メモ
リアドレスレジスタスレーブＭ　ＡＲ８の格納アドレス
データと、メモリアドレスレジスタマスタＭＡＲＭの格
納アドレスデータとの一致が、メモリアドレスレジスタ
比較器ＭＡＣＭＰによって判別される。その判別結果が
一致する場合、言い換えるなら、現在実行中の描画メモ
リアドレスと次に実行すべき描画メモリアドレスとが一
致する場合に、今回のアクセス動作がメモリライトサイ
クルでその次がメモリリードサイクルであるなら、既に
ライトデータバッファレジスタＷＤＢＲに格納されてい
る所定のデータがリードデータバッファレジスタＲＤＢ
Ｒに転送制御される。従って、当該メモリリードサイク
ルを省略して内部演算処理を実行することができる。

尚、第２図に示される論理演算回路ＡＬＵ及びデータラ
ッチ回路ＤＬは、論理アドレスと物理アドレスの対応演
算やベルアドレスの演算などの各種演算をマイクロプロ
グラム制御で実行すると共に、内部メモリＩＤＭから内
部メモリデータバッファＩＭＤＢＵＦに読み出されたデ
ータなどを第３バスＷＡＢに供給する供給経路などとさ
れる。

論理演算回路ＡＬＵの演算に際してはテンポラリレジス
タＴＤＫを用いることができる。カラーレジスタＣＬ　
Ｒには所定のカラーデータが格納されていて、それを介
してカラー展開されたカラーデータは前記カラーバスＣ
ＬＢに供給されるようになっている。第１図に示される
論理演算回路ＬＵには、マスクレジスタＭＳＫＲに格納
されているマスクデータが供給可能にされると共に、カ
ラーパスＣＬＢを介して所定のカラーデータが転送可能
とされ、更に、リードデータバッファレジスタＲＤＢＲ
に読み出されたデータが供給可能とされる。この論理演
算回路ＬＵでは、グラフィクディスプレイプロセッサＧ
ＤＰに指示された描画モードに従って各種描画演算が行
われる。

次に上記実施例の動作を内部メモリＩＤＭのアドレス管
理方式を中心に説明する。

先ず、内部メモリＩＭ特にその外部開放記憶領域ＥＸＭ
Ｅを、前記メモリアドレスレジスタスレーブＭＡＲ５を
介してアクセスする場合を説明する。

外部開放記憶領域ＥＸＭＥを外部アドレス空間としての
フレームバッファメモリＦＢＭのアドレス空間上にマツ
ピングするには、前記内部メモリ先頭アドレスレジスタ
ｒ　Ｍ　Ａ　Ｓ　Ｒに、当該空間において割り付けるべ
き先頭アドレスを設定する。

この先頭アドレスは、外部開放記憶領域ＥＸＭＥの用途
、即ちフレームバッファメモリＦＢＭ同様の描画領域と
するか、又は、ペイントコマンドによる閉領域の塗りつ
ぶしにおけるスタック点の格納領域とするか、更には、
塗りつぶしパターンデータの格納領域にするかなどに応
じて適宜に設定することができる。特に、少なくともペ
イントコマンドの実行に当たっては、スタック先頭アド
レスレジスタ５ＳＡＲ及びスタック領域定義レジスタ５
ＡＤＲにスタック領域管理のための所望のデータを設定
する。

例えば、外部開放記憶領域ＥＸＭＥが描画領域として利
用される場合、描画動作において、前記トロウィングポ
インタＤＰからメモリアドレスレジスタマスタＭＡＲＭ
に供給されるアドレスデータは、内部メモリアドレス比
較器ＩＭＡＣＭＰにおいて逐次内部メモリ先頭アドレス
レジスタＩＭＡＳＲの格納データと相互に上位２１ビツ
トにつき比較判別される。その判別結果が一致である場
合には、言い換えるなら、次のメモリサイクルにおいて
外部開放記憶領域ＥＸＭＥに対して描画すべき場合、内
部メモリアクセスフラグＩ　ＭＡ　Ｆ　ＬＧを介して、
次のメモリサイクルにおけるアクセス対象がフレームバ
ッファメモリＦＢＭから内部メモリＩＤＭに切り換え制
御される。その後、再び内部メモリアドレス比較器ＩＭ
ＡＣＭＰによる比較結果が不一致にされると、アクセス
対象が内部メモリＩＤＭからフレームバッファメモリＦ
ＢＭに戻される。

したがって、内部メモリＩＤＭの前記外部開放記憶領域
ＥＸＭＥは、フレームバッファメモリＦＢＭに割り当て
られた外部アドレス空間の任意の位置から連続してアク
セス可能とされる。その結果として、外部開放記憶領域
ＥＸＭＥを描画領域とするとき、その領域は、フレーム
バッファメモリＦＢＭの全空間上の任意の位置に配置す
ることができるから、所望の描画処理を外部開放記憶領
域ＥＸＭＥに対応させて著しく高速処理することカテキ
る。この点に関しては、外部開放記憶領域ＥＸＭＥを塗
りつぶしパターンデータ格納領域やスタック領域とする
場合にも同様に言えることであり、さらにそれらの場合
には、フレームバッファメモリＦＢＭの全空間上の任意
の位置に配置することができると共に、当該外部開放記
憶領域ＥＸＭＥを超えてフレームバッファメモリＦＢＭ
に連続して広い空間をサポートすることができるから、
塗りつぶしパターンデータやスタックすべきデータの量
が増えても外部開放記憶領域ＥＸＭＥの記憶容量に制約
されることなく必要な処理を連続させることができる。

ペイントコマンドの実行に際して、外部開放記憶領域Ｅ
ＸＭＥがスタック点の格納領域として利用される場合に
は、スタック領域比較器ＳＡＣＭＰにより、前記メモリ
アドレスレジスタマスタＭＡＲＭに格納されるスタック
アドレスデータ（前記スタックポインタ５ＴＡＰを介し
て供給される）が、前記スタック先頭アドレスレジスタ
５ＳＡＲ及びスタック領域定義レジスタ５ＡＤＲの設定
データによって決定されるスタック領域内のアドレスデ
ータであるか否かの判別が行われる。その判別の結果、
次のメモリサイクルにおけるアクセスが、スタック領域
外のアクセスとみなされた場合には、メモリプロテクシ
ョンバイオレーションフラグＭＰＶにより、そのときの
マイクロ命令の実行が強制的に停止されると共に、マイ
クロプロセッサＭＰＵに割込み要求が与えられて、それ
以降は当該マイクロプロセッサＭＰＵのサポート処理に
委ねられる。

したがって、ペイントコマンドにより閉領域を塗りつぶ
すときのスタック点が、塗りつぶすべき形状の複雑さに
応じて増大するようなとき、それをフォローするために
前記したようにスタック領域を、フレームバッファメモ
リＦＢＭの全空間上の任意の位置に対応させて内部メモ
リＩＤＭの外部開放記憶領域ＥＸＭＥを超えてフレーム
バッファメモリＦＢＭと連続させた場合に、スタック領
域を超えたアクセスによってフレームバッファメモリＦ
ＢＭ上の必要なデータが破壊される事態は確実に防止さ
れる。

また、外部開放記憶領域ＥＸＭＥは、線種やベルパター
ンデータに基づく内部処理に先立ってそれらデータを格
納しておく領域ともされる。斯るデータ設定は、フレー
ムバッファメモリＦＢＭに描画された所定のパターンデ
ータを外部開放記憶領域ＥＸＭＥに転送することによっ
て実行することができる。

次に、内部メモリＩＭを前記メモリアドレスレジスタス
レーブＭＡＲ５以外のアクセス手段である絶対アドレス
を介してアクセスする場合について説明する。

この場合のアクセス対象は、特に制限されないが、外部
アドレス空間に自由に割り付けることができないように
なっている各種ワーキングエリアとして利用される絶対
記憶領域ＩＮＭＥと、外部開放記憶領域ＥＸＭＥにおい
て線種やベルパターンデータが設定されている領域であ
る。

斯る場合のアクセスは、本実施例では３通りのり中から
適宜に選択して実行することができる。

先ず、第１には、マイクロ命令コードのアドレス部によ
って直接アクセスする方式である。即ち。

前記エンコードフィールドＥＮＣＦの指定により所定の
内部メモリコントロールフォーマットが選択されると、
内部メモリアドレスフィールドＩＭＡＦのアドレスデー
タによって直接内部メモリよりＭがアドレシングされる
。このようなマイクロ命令コードによる直接アドレス指
定を行う場合、複数のマイクロ命令コードによって１メ
モリサイクル分のアドレス指定を行うようにすることも
できる。

第２は第１バスＵＡＢを介してベルアドレスポインタＰ
ＬＡＰなどの内部レジスタからアドレスを指定する方式
である。

第３はラインスタイルアドレスポインタＬＳＡＰのよう
な内部レジスタから直接アドレスを指定する方式である
。第３の方式は第２の方式に比べて専用のアドレス信号
線が必要になるが、第１バスＵＡＢのバスサイクルとは
無関係にアドレス指定が可能であるため第２の方式に比
べてアドレス指定の高速化を図ることができる。特に、
本実施例では、直線の描画効率を向上させるためにライ
ンスタイルアドレスポインタＬＳＡＰに関して第３のア
クセス方式を採用した。

以上の説明から明らかなように本実施例によれば以下の
作用効果を得るものである。

（１）内部メモリＩＤＭの前記外部開放記憶領域ＥＸＭ
Ｅは、前記内部メモリ先頭アドレスレジスタＩ　ＭＡ　
Ｓ　Ｒ，内部メモリアドレス比較器ＩＭＡＣＭＰ、及び
内部メモリアクセスフラグＩＭＡＦＬＧの作用により、
フレームバッファメモリＦＢＭに割り当てられた外部ア
ドレス空間の任意の位置から連続してアクセス可能とさ
れる。そのときマイクロプログラムはデータの内容９種
類に依らず外部アドレス空間を１元的に取り扱う。した
がって、内部メモリＩＤＭにおける外部開放記憶領域Ｅ
ＸＭＥのような所定記憶領域をフレームバッファメモリ
ＦＢＭと同様に、且つ、フレームバッファメモリＦＢＭ
よりも高速にアクセスすることができる。特にアクセス
頻度の高いデータを外部開放記憶領域ＥＸＭＥに格納す
るようにすれば描画効率は著しく向上する。

（２）上記作用効果より、外部開放記憶領域ＥＸＭＥを
、描画領域、又はフレームバッファメモリＦＢＭとの間
でのデータの移動設定領域（線種データやベルパターン
データの格納領域）などにすると、その領域は、フレー
ムバッファメモリＦＢＭの全空間上の任意の位置に配置
することができるから、所望の描画処理やデータの移動
設定処理を外部開放記憶領域ＥＸＭＥに対応させて著し
く高速処理することができる。

（３）上記作用効果（１）より、外部開放記憶領域ＥＸ
ＭＥを塗りつぶしパターンデータ格納領域やスタック領
域とする場合には、フレームバッファメモリＦＢＭの全
空間上の任意の位置に連続的に当該領域ＥＸＭＥを配置
することができると共に、当該外部開放記憶領域ＥＸＭ
Ｅを超えてフレームバッファメモリＦＢＭに連続して広
い空間をサポートすることかで・きるから、塗りつぶし
パターンデータやスタックすべきデータのように内部メ
モリＩＤＭの所定の記憶容量では不十分であって連続し
たアドレス空間が必要とされるようなデータの量が増え
ても、外部開放記憶領域ＥＸＭＥの記憶容量に制約され
ることなく必要な処理を連続させることができる。この
場合に、外部開放記憶領域ＥＸＭＥに格納されたデータ
に関しては高速アクセスを達成することができる。

（４）マイクロ命令コードの一部によって直接内部メモ
リＩＤＭのアドレス指定が可能であるから、その記憶領
域をワーキングエリア、又はユーザによって設定される
データテーブルエリアなどとして利用することができる
。

（５）第１バスＵＡＢを介してベルアドレスポインタＰ
ＬＡＰなどの内部レジスタから内部メモリＩＤＭのアド
レスを指定することができると共に、ラインスタイルア
ドレスポインタＬＳＡＰのような内部レジスタから直接
アドレスを指定することができる。

（６）内部メモリＩＤＭは、絶対アドレスのみによって
アクセス可能な絶対記憶領域ＩＮＭＥを有するから、ユ
ーザに開放する必要のない又はシステム動作上ユーザに
開放することが好ましくないデータ格納領域を持つこと
ができる。

（７）上記各作用効果より、内部メモリＩＤＭをその用
途によらず１つで構成することができるから、アドレス
デコーダなどの減少によりチップ面積の小型化に寄与す
ることができ、更には、内部メモリＩＤＭに格納すべき
データの容量及びアクセス頻度に応じて当該内部メモリ
ＩＤＭに対するアドレス指定手段を割り当てることによ
り、システム性能の向上を図ることができる。

（８）ペイントコマンドにより閉領域を塗りつぶすとき
のスタック点が、塗りつぶすべき形状の複雑さに応じて
増大するようなとき、それをフォローするために前記し
たようにスタック領域を、フレームバッファメモリＦＢ
Ｍの全空間上の任意の位置に対応させて内部メモリＩＤ
Ｍの外部開放記憶領域ＥＸＭＥを超えてフレームバッフ
ァメモリＦＢＭと連続させた場合に、スタック領域定義
レジスタ５ＡＤＲ，スタック先頭アドレスレジスタ５Ｓ
ＡＲ，スタック領域比較器ＳＡＣＭＰ、及びメモリプロ
テクションバイオレーションフラグＭＰｖの作用により
、スタック領域を超えたアクセスによってフレームバッ
ファメモリＦＢＭ上の必要なデータが破壊される事態を
確実に防止することができる。

（９）描画に際して、メモリアドレスレジスタスレーブ
ＭＡＲ８の格納アドレスデータと、メモリアドレスレジ
スタマスタＭＡＲＭの格納アドレスデータとの一致が、
メモリアドレスレジスタ比較器ＭＡＣＭＰによって検出
され（現在実行中の描画メモリアドレスと次に実行すべ
き描画メモリアドレスとが一致する）、且つ、今回のア
クセス動作がメモリライトサイクルでその次がメモリリ
ードサイクルであるなら、既にライトデータバッファレ
ジスタＷＤＢＲに格納されている所定のデータがリード
データバッファレジスタＲＤＢＲに転送制御されるから
、当該メモリリードサイクルを省略して内部演算処理を
実行することができることにより、データ処理効率の向
上を一層図ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲において種々変
更することができる。

例えば、上記実施例では、フレームバッファメモリＦＢ
Ｍのアドレス空間に自由に割り付けることのできない記
憶領域を持つ内部メモリについて説明したが、そのよう
な記憶領域は必ずしも必要ではなく、本発明の適用技術
分野によっては省略することができる。また、そのよう
な記憶領域を内部メモリＩＤＭに含める場合、当該記憶
領域に対するアドレス指定は、マイクロ命令コードの一
部による直接指定、内部バスを介した内部レジスタによ
る間接指定、及び内部レジスタによる直接指定に限定さ
れず、適宜に変更することができる。

更に、フレームバッファメモリＦＢＭのアドレス空間に
自由に割り付けることのできる記憶領域に対するアドレ
ス指定手段のうち、前記メモリアドレスレジスタスレー
ブの出力アドレス信号による指定手段以外の手段である
マイクロ命令コードの一部による直接指定、内部バスを
介した内部レジスタによる間接指定、及び内部レジスタ
による直接指定は、夫々絶対に必要な手段ではなく、適
宜に採用することができる手段である。

上記実施例では、外部データ格納手段に割当られたアド
レス空間上の任意のアドレスから連続的な所定のアドレ
ス空間を設定する設定手段として、メモリ先頭アドレス
レジスタＩＭＡＳＲを採用し、それに設定されたアドレ
ス空間に対するアクセスを検出する検出手段として、ア
ドレスデータの下位１１ビツトをマスキングして前記メ
モリ先頭アドレスレジスタの設定データと比較する内部
メモリアドレス比較器ＩＭＡＣＯＭＰを採用したが、そ
れに限定されず、例えば先頭アドレスと終了アドレスと
を夫々設定して比較判別する構成にしてもよい。その場
合には、アドレス設定用のレジスタ及び比較回路などが
２組必要とされる。

また、上記実施例では内部メモリの記憶領域を外部開放
記憶領域と絶対記憶領域とによって示したが、外部開放
記憶領域の記憶容量は外部アドレス空間に対するアドレ
スの割り付は範囲を伸縮拡張することによって、内部メ
モリ上の任意の記憶領域を自由に外部アドレス空間に振
り分けるようにすることもできる。

また、内部メモリの用途は上記実施例に限定されず、上
記実施例のように画像処理装置に適用する場合には、デ
ータの圧縮伸長のためのデータテーブル格納領域、多角
形塗りつぶしのための多角形格子点格納領域などその地
条様な用途に利用することができる。

更に、上記実施例では外部データ格納手段をフレームバ
ッファメモリとして説明したが、それに限定されず適宜
のデータ格納手段に変更することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるグラフィックディス
プレイプロセッサに適用した場合について説明したが、
本発明はそれに限定されるものではなく、例えば、グラ
フィックコントロールやディスプレイコントロール用の
各種半導体集積回路、グラフィック端末装置、マイクロ
プロセッサ、更には各種周辺ＬＳＩなどに適用すること
ができる。本発明は、少なくとも内部データ格納手段と
外部データ格納手段とをアクセスしてデータ処理を行う
条件のものに適用可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、外部データ格納手段に割り当てられたアドレ
ス空間上の任意のアドレスから連続的な所定のアドレス
空間に対するアクセスを検出した場合には、アクセス対
象を選択的に外部データ格納手段から内部データ格納手
段に切り換え制御するようにしたから、外部データ格納
手段に割り当てられたアドレス空間上の任意のアドレス
から連続的な所定のアドレス空間に内部データ格納手段
の所定記憶領域をマツピングすることができると共に、
内部データ格納手段と外部データ格納手段とに対する連
続的なアクセスが可能とされ、それによって、内部デー
タ格納手段に汎用性をもたせながらデータ処理の高速化
を達成することができる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の１実施例である
グラフィックディスプレイプロセッサの主要構成の半分
を示すブロック図、 第２図は本発明に係るデータ処理装置の１実施例である
グラフィックディスプレイプロセッサの主要構成の残り
半分を示すブロック図、第３図はグラフィックディスプ
レイプロセッサが含まれるシステム構成の１例を示すブ
ロック図、第４図はグラフィックディスプレイプロセッ
サに含まれる内部メモリの１例を示すブロック図、第５
図はグラフィックディスプレイプロセッサにおけるマイ
クロ命令フォーマットのうち内部メモリコントロール部
を示す説明図、 第６図は外部アドレス空間に対して内部メモリの所定記
憶領域をマツピングした状態を示す説明図である。 ＧＤＰ・・・グラフィックディスプレイプロセッサ、Ｍ
ＰＵ・・・マイクロプロセッサ、ＦＢＭ・・・フレーム
バッファメモリ、ＩＤＭ・・・内部メモリ、ＭＡＲ・・
・メモリアドレスバス、ＭＡＲＭ・・・メモリアドレス
レジスタマスタ、ＭＡＲ８・・・メモリアドレスレジス
タスレーブ、ＩＭＡＳＲ・・・内部メモリ先頭アドレス
レジスタ、ＩＭＡＣＭＰ・・・内部メモリアドレス比較
器、ＩＭＡＦＬＧ・・・内部メモリアクセスフラグ、５
ＡＤＲ・・・スタック領域定義レジスタ、５ＳＡＲ・・
・スタック先頭アドレスレジスタ、ＳＡＣＭＰ・・・ス
タック領域比較器、ＲＤＢＲ・・・リードデータバッフ
ァレジスターＷＤＢＲ・・・ライトデータバッファレジ
スタ、ＩＭＤＢＵＦ・・・内部メモリデータバッファ、
ＩＭＡＦ・・・内部メモリアドレスフィールド。 第　　３　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、内部データ格納手段と外部データ格納手段とをアク
   セス可能なデータ処理装置であって、外部データ格納手
   段に割り当てられたアドレス空間上の任意のアドレスか
   ら連続的な所定のアドレス空間を設定可能な設定手段と
   、その設定手段によって設定されたアドレス空間に対す
   るアクセスを検出する検出手段と、同検出手段の検出結
   果に基づいてアクセス対象を選択的に外部データ格納手
   段又は内部データ格納手段に切り換え制御して、前記設
   定手段で設定されたアドレス空間のアクセスを内部デー
   タ格納手段に対して実行可能とする制御手段とを備える
   ことを特徴とするデータ処理装置。 ２、前記内部データ格納手段は、外部データ格納手段の
   アドレス空間に任意にマッピング可能な前記記憶領域以
   上の記憶領域を有し、当該記憶領域に対しては、前記外
   部データ格納手段のアドレス空間とは異なる絶対アドレ
   スによってのみアクセス可能にされているものであるこ
   とを特徴とする特許請求の範囲第１項記載のデータ処理
   装置。 ３、前記内部データ格納手段は、マイクロ命令コードの
   一部によって直接アドレシング可能ともされるものであ
   ることを特徴とする特許請求の範囲第１項又は２項記載
   のデータ処理装置。 ４、前記内部データ格納手段は、内部バスを介したアド
   レスポインタの出力、又は直接アドレスポインタの出力
   によってアドレシング可能ともされるものであることを
   特徴とする特許請求の範囲第１項乃至第３項の何れか１
   項に記載のデータ処理装置。 ５、前記内部データ格納手段は画像処理装置に含まれ、
   また、外部データ格納手段は当該画像処理装置が管理す
   るフレームバッファであることを特徴とする特許請求の
   範囲第１項乃至第４項の何れか１項に記載のデータ処理
   装置。