JP3104707B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理技術さらにはメモリ管理技術に
関し、例えばディスプレイコントローラやグラフィック
コントローラにおけるメモリ管理処理に適用して有効な
技術に関するものである。 〔従来技術〕 CRT（カソード・レイ・チューブ）ディスプレイ装置
に対する表示制御やフレームバッファメモリなどのビッ
トマップメモリに対するアドレス制御を行うディスプレ
イコントローラにおいて、表示画面の内容を変更する描
画処理をマイクロプロセッサの処理に委ねることもでき
るが、昭和59年11月30日オーム社発行の「LSIハンドブ
ック」P556などに記載される如く、グラフィックスのよ
うに画素（ピクセル）単位に比較的複雑な処理が要求さ
れる場合、全てをマイクロプロセッサの処理に委ねるこ
とは、プロセッサの使用効率及び画像処理の高速化にお
いて必ずしも得策でないことから、基本的図形の描画や
図形の塗つぶし、さらには図形の回転や移動などの処理
をディスプレイコントローラなど画像処理専用の装置に
委ねる方式が採用されている。 ところで、斯るディスプレイコントローラのような画
像処理装置においては、その機能上、種々の画像処理の
ためのテンポラリレジスタのようなワーキングエリア、
線種や模様などのパターン記憶エリア、更にはペイント
コマンド実行に際して必要とされるスタック点などの退
避領域が必要とされる。特にそれらを画像処理装置の内
部に持たせることが高速画像処理上望ましいことから、
それらワーキングエリア、パターン記憶エリア、退避領
域などは個別的な内部RAM（ランダム・アクセス・メモ
リ）によって構成され、夫々アドレス演算部から専用の
アドレス信号が供給されるようになっていた。 〔発明が解決しようとする問題点〕 しかしながら、内部RAMをその用途に応じて専用化す
ると、夫々に格納可能なデータ量がハードウェア的に制
約され、それを超えるものについてたとえ外部メモリを
利用しても、外部メモリのアドレス空間と内部メモリの
アドレス空間とに連続性が無いために処理速度は著しく
低下してしまうという問題点があった。例えば、ペイン
トコマンド実行のための塗りつぶしパターンデータをそ
れ専用の内部RAMに格納する場合には、当該内部RAMの記
憶容量によって塗りつぶしパターンデータの大きさが制
約され、また、当該限定以上の塗りつぶしパターンデー
タを外部メモリに格納すると、外部に対するアクセスが
必要になって処理速度が著しく低下してしまう。 本発明の目的は、外部データ格納手段に割り当てられ
たアドレス空間上の任意のアドレスから連続的な所定の
アドレス空間において内部データ格納手段を外部データ
格納手段と同様にアクセスすることができて、データ処
理の高速化を達成することができるデータ処理装置を提
供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。 すなわち、外部データ格納手段に割り当てられたアド
レス空間上の任意のアドレスから連続的な所定のアドレ
ス空間に対するアクセスを検出した場合には、アクセス
対象を選択的に外部データ格納手段から内部データ格納
手段に切り換え制御するようにしたものである。 〔作 用〕 上記した手段によれば、外部データ格納手段に割り当
てられたアドレス空間上の任意のアドレスから連続的な
所定のアドレス空間に内部データ格納手段の所定記憶領
域をマッピングして、内部データ格納手段と外部データ
格納手段とに対する連続的なアクセスが可能とされるこ
とにより、外部データ格納手段に含まれている任意のデ
ータを高速に内部データ格納手段にコピーしたり、内部
データ格納手段の所定記憶領域を超えるような任意サイ
ズのデータに対する内部及び外部のデータ格納手段を介
する連続的なアクセスを可能にして、内部データ格納手
段に汎用性をもたせながらデータ処理の高速化を達成す
るものである。 〔実施例〕 第１図及び第２図は本発明に係るデータ処理装置の１
実施例であるグラフィックディスプレイプロセッサを示
すブロック図である。同図に示されるグラフィックディ
スプレイプロセッサGDPは、特に制限されないが、CRTデ
ィスプレイ装置が含まれる表示システムにおいて、その
表示制御機能や描画制御機能をサポートするディスプレ
イコントローラとして機能するものである。 第３図には上記グラフィックディスプレイプロセッサ
GDPが含まれるシステム構成の１例が示されている。第
３図において、システムアドレスバスSAB及びシステム
データバスSDBには代表的に示されているマイクロプロ
セッサMPUとシステムメモリSYTMが結合されている。グ
ラフィックディスプレイプロセッサGDPは、システムデ
ータバスSDBに対するインタフェース部と、ローカルデ
ータバスLDB及びローカルアドレスバスLABから成るフレ
ームバッファバスに対するインタフェース部を有し、フ
レームバッファバスにはデュアルポートを有するフレー
ムバッファメモリFBMの一方のアクセスポートが結合さ
れ、且つ、他方のアクセスポートはドットシフタDSFTを
介してCRTディスプレイ装置DISPに結合されている。斯
るグラフィックディスプレイプロセッサGDPは、上記マ
イクロプロセッサMPUからシステムデータバスSDBを介し
て供給されるコマンドを解釈し、フレームバッファメモ
リFBM上に所定の図形描画、図形塗りつぶし、及び図形
の拡大，縮小，回転などを実行させる描画制御機能と、
フレームバッファメモリFBMに格納されている画像デー
タをCRTディスプレイ装置DISPに表示させる表示制御機
能をサポートする。 上記グラフィックディスプレイプロセッサGDPは、マ
イクロプロセッサMPUから供給されるコマンドをマイク
ロプログラム制御方式で実行する制御形態を有し、通常
のマイクロプログラム制御に必要とされるような夫々第
３図に図示しないコマンドレジスタ、パラメータレジス
タ、所定のマイクロ命令を格納した制御記憶、制御記憶
から読み出されるマイクロ命令コードなどに基づいて命
令を実行する種々の実行手段を備える。 次に、グラフィックディスプレイプロセッサGDP特に
その描画機能を司る構成を第１図及び第２図を中心に詳
細に説明する。 グラフィックディスプレイプロセッサGDPの内部バス
は、第１バスUAB、第２バスVAB、及び第３バスWABから
成る３バス構成を主体とし、更に、メモリアドレス専用
のメモリアドレスバスMAB、カラーデータ専用のカラー
バスCLB、外部データ格納手段の１例であるフレームバ
ッファメモリFBMから読み出されるデータ及び内部デー
タ格納手段の１例であるRAMから成るような内部メモリI
DMから読み出されるデータ専用のリードデータバスRD
B、及び論理演算のための種々のマスクデータ専用のマ
スクバスMSKBが設けられている。尚、上記各内部バス
は、特に制限されないが、夫々32ビット幅で構成されて
いる。 グラフィックディスプレイプロセッサGDPは、第３図
にも示されるように上記マイクロプロセッサMPUとのイ
ンタフェース部として先入れ先出し形式のリードライト
ファイフォRWFが設けられ、そのリードライトファイフ
ォRWFは、第１バスUAB及び第２バスVABにデータ入出力
端子が結合されたファイフォバッファFBUFに接続されて
いる。 フレームバッファメモリFBMとのデータインタフェー
ス部として、リードデータバッファレジスタRDBRとライ
トデータバッファレジスタWDBRとがフレームバッファメ
モリFBMのデータ入出力端子に結合され、また、メモリ
アドレスレジスタスレーブMARSがフレームバッファメモ
リFBMのアドレス入力端子に結合されている。前記メモ
リアドレスレジスタスレーブMARSは、メモリアドレスレ
ジスタマスタMARMを介して第１バスUABから必要なアド
レスデータが供給されるようになっているが、前記メモ
リアドレスレジスタマスタMARM及びメモリアドレスレジ
スタスレーブMARSは相互にマスタ・スレーブの関係を持
ち、第１バスUABから新たなアドレスデータがメモリア
ドレスレジスタマスタMARMに転送されると同時に既に当
該メモリアドレスレジスタマスタMARMに格納されている
アドレスデータがメモリアドレスレジスタスレーブMARS
に転送されて当該メモリアドレスレジスタスレーブMARS
の格納データが更新されるようになっている。 前記内部メモリIDMは、特に制限されないが、第４図
に概念的に示されるように、フレームバッファメモリFB
Mに割り当てられた外部アドレス空間（例えば最大512メ
ガバイト）に任意に連続してマッピング可能とされる外
部開放記憶領域EXME（例えば256バイト）を設定するこ
とができるが、少なくとも内部メモリIDM全体は前記外
部アドレス空間とは異なる絶対アドレス空間としての内
部アドレス空間を持つ。外部開放領域EXME以外の記憶領
域は、絶対アドレスによってのみアクセス可能とされる
絶対記憶領域INMEとされる。即ち、絶対記憶領域INME
は、絶対アドレスによってのみアクセスされるが、この
絶対アドレスは、外部データ格納手段の外部アドレス空
間にマッピングした内部データ格納手段における外部開
放記憶領域EXMEに対してもアクセスが可能とされる。前
記外部開放記憶領域EXME及び絶対記憶領域INMEについて
はその詳細な機能を後で説明するが、概略的には、外部
開放記憶領域EXMEは、特に制限されないが、フレームバ
ッファメモリFBM同様の描画領域として、更には、ペイ
ントコマンドによる閉領域の塗りつぶしにおけるスタッ
ク点の格納領域として、しかも、線種やペルパターンデ
ータの格納領域などに利用される。特に線種やペルパタ
ーンデータは、絶対アドレスによって指定されることで
所定の内部処理に利用されるが、予めユーザにより外部
開放記憶領域EXMEに設定することができるようにされて
いる。また、絶対記憶領域INMEは、特に制限されない
が、各種ワーキングエリアとして利用され、ユーザに対
して開放しない内部データ格納領域とされる。 前記多機能化されるべき内部メモリIDMにおいて、そ
れに対するアドレシングのためのアドレスデータが、前
記メモリアドレスレジスタスレーブMARSから第４図の内
部メモリアドレス選択部IMAMPXに供給可能とさ、更に、
ペルアドレスポインタPLAP,パターンアドレスポインタP
TAP,ラインスタイルアドレスポインタLSAPから第１バス
UABを介して内部メモリアドレス選択部IMAMPXに供給可
能とされると共に、ラインスタイルアドレスポインタLS
APから直接、さらには、制御記憶μROMに格納されてい
る所定のマイクロ命令コードのアドレス部（内部メモリ
アドレスフィールドIMAF）が直接前記内部メモリアドレ
ス選択部IMAMPXに供給可能とされる。内部メモリアドレ
ス選択部IMAMPXの動作はマイクロプログラムで制御さ
れ、それによって選択されたアドレスデータが、各アド
レスデータに共通の内部メモリアドレスデコード回路IM
ADECを介して内部メモリIDMに供給されることにより、
当該アドレスデータに呼応するメモリセルがアドレシン
グされるようになっている。 内部メモリIDMのデータ入出力端子は、内部処理用に
内部メモリデータバッファIMDBUFに接続され、更に、外
部とのデータのやりとりのために前記リードデータバッ
ファレジスタRDBR及びライトデータバッファレジスタWD
BRに接続されている。 本実施例では、特に制限されないが、本来32ビット構
成の内部メモリIDMをマイクロプログラム制御に基づい
て選択的に16ビット構成として機能させる選択が可能に
されている。即ち、第４図に示されるワードデータ変換
部SWAPにおいて、通常、内部メモリIDMのデータ入出力
端子D₀乃至D₁₅はゲートGLを介して内部バスの下位ワー
ドに対応されると共に、内部メモリIDMのデータ入出力
端子D₁₆乃至D₃₁はゲートGHを介して内部バスの上位ワー
ドに対応されるが、16ビットとしての機能が選択される
と、前記ゲートGHが閉じられ、その代わりに上位ワード
と下位ワード側を接続するゲートGMが開かれ、内部メモ
リIDMの上位及び下位ワードがゲートGL及びGMの交互開
閉動作に基づいて内部バスの下位ワード側に接続される
ようになっている。例えば、内部メモリIDMに対する16
ビット機能が選択されて内部メモリIDMの上位ワードの
アクセス指示がなされた場合、ゲートGL及びGHが閉じら
れ、且つゲートGMが開かれて内部メモリデータバッファ
IMDBUFの下位ワードとの間でデータのやりとりが可能と
される。このような利用形態は、内部メモリIDMの絶対
記憶領域INMEがパラメータレジスタのようなワーキング
エリアとして利用されるような場合に選択され、内部メ
モリIDMの記憶領域を有効に利用することを達成する。 ここで、本実施例のグラフィックディスプレイプロセ
ッサGDPにおける描画アドレス生成系を全体的に説明す
る。 先ず、内部メモリアクセス制御用マイクロ命令コード
は、例えば第５図に示されるようなマイクロ命令フォー
マットを有し、内部メモリアクセス制御用の所定フォー
マットを指定するエンコードフィールドENCF、内部メモ
リIDMに対するワードバウンダリの内部メモリアドレス
フィールドIMAF、内部メモリIDMに対する前記16/32ビッ
ト機能の選択を行うための内部メモリデータバス幅指定
フィールドIMWF、リード・ライト動作を指定するリード
ライトフィールドRWF、各種レジスタのデータ入出力動
作を指定するレジスタフィールドRF、論理演算などの機
能を指定する機能指定フィールドFUNC、次の制御記憶μ
ROMのアドレスを指定するネキストアドレス指定フィー
ルドNEXTA、及び、必要なアドレスデータを第１バスUAB
を介して内部メモリIDの内部メモリアドレスデコード回
路IMADECに供給可能とするための内部バス制御フィール
ドBCONTなどによって構成される。 マイクロ命令コードのアドレス部によって直接内部メ
モリIDMをアドレシングする処理が選択される場合に
は、第５図に示される内部メモリコントロールフォーマ
ットに含まれる内部メモリアドレスフィールドIMAFのア
ドレスデータと、リードライトフィールドRWF及び内部
メモリデータバス幅指定フィールドIMWFとによって内部
メモリIDMがアクセス制御される。 前記ペルアドレスポインタPLAP、パターンアドレスポ
インタPTAP、又はラインスタイルアドレスポインタLSAP
から出力されるアドレスデータにより第１バスUABを介
して内部メモリIDMをアクセスする動作が選択されると
きは、第５図に示される内部メモリコントロールフォー
マットに含まれるレジスタフィールドRFによるアドレス
データの供給元指定と、リードライトフィールドRWF及
び内部バス制御フィールドBCONTとによって内部メモリI
DMがアクセス制御される。 前記ペルアドレスポインタPLAPは、線形コマンドによ
る太線描画に用いられる複数ピクセルの集合として定義
された任意の形状及び大きさの論理ペルパターンデータ
を、内部メモリIDMにリード・ライトするためのアドレ
スを指定するものである。前記ラインスタイルアドレス
ポインタLSAPは、線種データを内部メモリIDMにリード
・ライトするためのアドレスを指定するものである。前
記パターンアドレスポインタPTAPは、パターンデータを
リード・ライトするためのアドレスを指定するものであ
る。スタックアドレスポインタSTAPは、スタック領域を
アドレシングするためのアドレスを指定するものであ
る。 前記フレームバッファメモリFBMに対する描画アドレ
スの指定は、論理アドレス空間における現在の描画点を
指すカレントポインタCPの移動に従って、フレームバッ
ファメモリFBMに割り当てられている物理アドレスとし
ての外部アドレス空間上を移動するドロウイングポイン
タDPによって行われる。 次に、フレームバッファメモリFBMに割り当てられた
外部アドレス空間の任意の位置から連続して内部メモリ
IDMの前記外部開放記憶領域EXMEをマッピングするため
の構成を説明する。第１図において、IMASRは、外部ア
ドレス空間上において外部開放記憶領域EXMEをマッピン
グすべき所望の先頭アドレスデータが格納される内部メ
モリ先頭アドレスレジスタである。この内部メモリ先頭
アドレスレジスタIMASRに設定された先頭アドレスデー
タは、内部メモリアドレス比較器IMACMPにより、前記メ
モリアドレスレジスタマスタMARMから供給されるアドレ
スデータと比較される。本実施例に従えば、前記外部開
放記憶領域EXMEは、特に制限されないが、256バイドと
されるため、内部メモリアドレス比較器IMACMPは、内部
メモリ先頭アドレスレジスタIMASR及びメモリアドレス
レジスタマスタMARMから夫々供給されるアドレスデータ
の下位11ビットに対してマスキングして（当該ビットを
「０」とみなして）上位21ビットを比較する。 その比較結果が一致である場合、言い換えるなら、メ
モリアドレスレジスタマスタMARMに格納されたアドレス
データが、第６図に示されるように、内部メモリ先頭ア
ドレスを始点にして256バイトのアドレス空間に含まれ
る場合、内部メモリアクセスフラグIMAFLGにビット
「１」が設定される。当該内部メモリアクセスフラグIM
AFLGは、外部アドレス空間に対するメモリアクセス動作
に際してそのアクセス対象ををフレームバッファメモリ
FBMと内部メモリIDMとの間で選択的に切り換え制御す
る。即ち、当該フラグビット「１」は、そのときのメモ
リアドレスレジスタマスタMARMの格納アドレスデータが
メモリアドレスレジスタスレーブMARSに転送されるタイ
ミングに呼応して、同メモリアドレスレジスタスレーブ
MARSから出力されるアドレスデータを内部メモリIDMに
供給するように制御すると共に、それに呼応するタイミ
ングで、前記リードデータバッファレジスタRDBR及びラ
イトデータバッファレジスタWDBRをフレームバッファメ
モリFBMのデータ入出力端子から内部メモリIDMのデータ
入出力端子に切り換え接続する。逆に、当該フラグビッ
ト「０」は、そのときのメモリアドレスレジスタマスタ
MARMの格納アドレスデータがメモリアドレスレジスタス
レーブMARSに転送されるタイミングに呼応して、同メモ
リアドレスレジスタスレーブMARSから出力されるアドレ
スデータをフレームバッファメモリFBMに供給するよう
に制御すると共に、それに呼応するタイミングで、前記
リードデータバッファレジスタRDBR及びライトデータバ
ッファレジスタWDBRをフレームバッファメモリFBMのデ
ータ入出力端子から内部メモリIDMのデータ入出力端子
に切り換え接続する。 したがって、内部メモリIDMの前記外部開放記憶領域E
XMEは、フレームバッファメモリFBMに割り当てられた外
部アドレス空間の任意の位置から連続してアクセス可能
とされる。その結果として、外部開放記憶領域EXMEをパ
ターンデータ格納領域、スタック領域、描画領域などと
するとき、それらの領域は、フレームバッファメモリFB
Mの全空間上の任意の位置に配置することができると共
に、当該外部開放記憶領域EXMEを超えてフレームバッフ
ァメモリFBMに連続して広い空間をサポートすることが
できる。 前記スタック領域は、ペイントコマンドにより閉領域
を塗りつぶすときのスタック点を記憶しておくための領
域である。斯るスタック点は、塗りつぶすべき形状が複
雑になるにつれて増大するが、前記したように当該スタ
ック領域は、フレームバッファメモリFBMの全空間上の
任意の位置に対応させて内部メモリIDMの外部開放記憶
領域EXMEに設定することができると共に、当該外部開放
記憶領域EXMEを超えてフレームバッファメモリFBMと連
続させることもできるため、スタック領域を超えたアク
セスによってフレームバッファメモリFBM上の必要なデ
ータが破壊されないようにするプロテクション構成を有
する。 即ち、スタック領域の先頭のアドレス（フレームバッ
ファメモリFBMのための外部アドレス空間上のアドレ
ス）が設定されるスタック先頭アドレスレジスタSSAR
と、スタック領域の大きさが設定されるスタック領域定
義レジスタSADRと、前記メモリアドレスレジスタマスタ
MARMに格納されるスタックアドレスデータ（前記スタッ
クポインタSTAPを介して供給される）が、前記スタック
先頭アドレスレジスタSSAR及びスタック領域定義レジス
タSADRの設定データによって決定されるスタック領域内
のアドレスデータであるか否かを判別するスタック領域
比較器SACMPとが設けられる。このスタック領域比較器S
ACMPは、スタック領域をアクセスする際に制御記憶μRO
Mから出力される制御信号STKACCの所定レベルによって
動作可能な状態に制御され、得に制限されないが、スタ
ック先頭アドレスレジスタSSARの格納データとメモリア
ドレスレジスタマスタMARMの格納データとの排他的論理
和を採ると共に、スタック領域定義レジスタSADRの格納
データの否定と前記排他的論理和の結果との論理積を採
り、当該論理積の結果が各ビットで「０」でなければス
タック領域外のアクセスとみなして、メモリプロテクシ
ョンバイオレーションフラグMPVにビット「１」を設定
する。メモリプロテクションバイオレーションフラグMP
Vにビット「１」が設定されると、そのときのマイクロ
命令の実行が強制的に停止されると共に、マイクロプロ
セッサMPUに割込み要求が与えられて、それ以降は当該
マイクロプロセッサMPUのサポート処理に委ねられる。 本実施例のグラフィックディスプレイプロセッサGDP
においては、特に制限されないが、描画に際して、メモ
リアドレスレジスタスレーブMARSの格納アドレスデータ
と、メモリアドレスレジスタマスタMARMの格納アドレス
データとの一致が、メモリアドレスレジスタ比較器MACM
Pによって判別される。その判別結果が一致する場合、
言い換えるなら、現在実行中の描画メモリアドレスと次
に実行すべき描画メモリアドレスとが一致する場合に、
今回のアクセス動作がメモリライトサイクルでその次が
メモリリードサイクルであるなら、既にライトデータバ
ッファレジスタWDBRに格納されている所定のデータがリ
ードデータバッファレジスタRDBRに転送制御される。従
って、当該メモリリードサイクルを省略して内部演算処
理を実行することができる。 尚、第２図に示される論理演算回路ALU及びデータラ
ッチ回路DLは、論理アドレスと物理アドレスの対応演算
やペルアドレスの演算などの各種演算をマイクロプログ
ラム制御で実行すると共に、内部メモリIDMから内部メ
モリデータバッファIMDBUFに読み出されたデータなどを
第３バスWABに供給する供給経路などとされる。論理演
算回路ALUの演算に際してはテンポラリレジスタTDRを用
いることができる。カラーレジスタCLRには所定のカラ
ーデータが格納されていて、それを介してカラー展開さ
れたカラーデータは前記カラーバスCLBに供給されるよ
うになっている。第１図に示される論理演算回路LUに
は、マスクレジスタMSKRに格納されているマスクデータ
が供給可能にされると共に、カラーバスCLBを介して所
定のカラーデータが転送可能とされ、更に、リードデー
タバッファレジスタRDBRに読み出されたデータが供給可
能とされる。この論理演算回路LUでは、グラフィクディ
スプレイプロセッサGDPに指示された描画モードに従っ
て各種描画演算が行われる。 次に上記実施例の動作を内部メモリIDMのアドレス管
理方式を中心に説明する。 先ず、内部メモリIM特にその外部開放記憶領域EXME
を、前記メモリアドレスレジスタスレーブMARSを介して
アクセスする場合を説明する。 外部開放記憶領域EXMEを外部アドレス空間としてのフ
レームバッファメモリFBMのアドレス空間上にマッピン
グするには、前記内部メモリ先頭アドレスレジスタIMAS
Rに、当該空間において割り付けるべき先頭アドレスを
設定する。この先頭アドレスは、外部開放記憶領域EXME
の用途、即ちフレームバッファメモリFBM同様の描画領
域とするか、又は、ペイントコマンドによる閉領域の塗
りつぶしにおけるスタック点の格納領域とするか、更に
は、塗りつぶしパターンデータの格納領域にするかなど
に応じて適宜に設定することができる。特に、少なくと
もペイントコマンドの実行に当たっては、スタック先頭
アドレスレジスタSSAR及びスタック領域定義レジスタSA
DRにスタック領域管理のための所望のデータを設定す
る。 例えば、外部開放記憶領域EXMEが描画領域として利用
される場合、描画動作において、前記ドロウイングポイ
ンタDPからメモリアドレスレジスタマスタMARMに供給さ
れるアドレスデータは、内部メモリアドレス比較器IMAC
MPにおいて逐次内部メモリ先頭アドレスレジスタIMASR
の格納データと相互に上位21ビットにつき比較判別され
る。その判別結果が一致である場合には、言い換えるな
ら、次のメモリサイクルにおいて外部開放記憶領域EXME
に対して描画すべき場合、内部メモリアクセスフラグIM
AFLGを介して、次のメモリサイクルにおけるアクセス対
象がフレームバッファメモリFBMから内部メモリIDMに切
り換え制御される。その後、再び内部メモリアドレス比
較器IMACMPによる比較結果が不一致にされると、アクセ
ス対象が内部メモリIDMからフレームバッファメモリFBM
に戻される。 したがって、内部メモリIDMの前記外部開放記憶領域E
XMEは、フレームバッファメモリFBMに割り当てられた外
部アドレス空間の任意の位置から連続してアクセス可能
とされる。その結果として、外部開放記憶領域EXMEを描
画領域とするとき、その領域は、フレームバッファメモ
リFBMの全空間上の任意の位置に配置することができる
から、所望の描画処理を外部開放記憶領域EXMEに対応さ
せて著しく高速処理することができる。この点に関して
は、外部開放記憶領域EXMEを塗りつぶしパターンデータ
格納領域やスタック領域とする場合にも同様に言えるこ
とであり、さらにそれらの場合には、フレームバッファ
メモリFBMの全空間上の任意の位置に配置することがで
きると共に、当該外部開放記憶領域EXMEを超えてフレー
ムバッファメモリFBMに連続して広い空間をサポートす
ることができるから、塗りつぶしパターンデータやスタ
ックすべきデータの量が増えても外部開放記憶領域EXME
の記憶容量に制約されることなく必要な処理を連続させ
ることができる。 ペイントコマンドの実行に際して、外部開放記憶領域
EXMEがスタック点の格納領域として利用される場合に
は、スタック領域比較器SACMPにより、前記メモリアド
レスレジスタマスタMARMに格納されるスタックアドレス
データ（前記スタックポインタSTAPを介して供給され
る）が、前記スタック先頭アドレスレジスタSSAR及びス
タック領域定義レジスタSADRの設定データによって決定
されるスタック領域内のアドレスデータであるか否かの
判別が行われる。その判別の結果、次のメモリサイクル
におけるアクセスが、スタック領域外のアクセスとみな
された場合には、メモリプロテクションバイオレーショ
ンフラグMPVにより、そのときのマイクロ命令の実行が
強制的に停止されると共に、マイクロプロセッサMPUに
割込み要求が与えられて、それ以降は当該マイクロプロ
セッサMPUのサポート処理に委ねられる。 したがって、ペイントコマンドにより閉領域を塗りつ
ぶすときのスタッタ点が、塗りつぶすべき形状の複雑さ
に応じて増大するようなとき、それをフォローするため
に前記したようにスタック領域を、フレームバッファメ
モリFBMの全空間上の任意の位置に対応させて内部メモ
リIDMの外部開放記憶領域EXMEを超えてフレームバッフ
ァメモリFBMと連続させた場合に、スタック領域を超え
たアクセスによってフレームバッファメモリFBM上の必
要なデータが破壊される事態は確実に防止される。 また、外部開放記憶領域EXMEは、線種やペルパターン
データに基づく内部処理に先立ってそれらデータを格納
しておく領域ともされる。斯るデータ設定は、フレーム
バッファメモリFBMに描画された所定のパターンデータ
を外部開放記憶領域EXMEに転送することによつて実行す
ることができる。 次に、内部メモリIMを前記メモリアドレスレジスタス
レーブMARS以外のアクセス手段である絶対アドレスを介
してアクセスする場合について説明する。 この場合のアクセス対象は、特に制限されないが、外
部アドレス空間に自由に割り付けることができないよう
になっている各種ワーキングエリアとして利用される絶
対記憶領域INMEと、外部開放記憶領域EXMEにおいて線種
やペルパターンデータが設定されている領域である。 斯る場合のアクセスは、本実施例では３通りのり中か
ら適宜に選択して実行することができる。先ず、第１に
は、マイクロ命令コードのアドレス部によって直接アク
セスする方式である。即ち、前記エンコードフィールド
ENCFの指定により所定の内部メモリコントロールフォー
マットが選択されると、内部メモリアドレスフィールド
IMAFのアドレスデータによって直接内部メモリIDMがア
ドレシングされる。このようなマイクロ命令コードによ
る直接アドレス指定を行う場合、複数のマイクロ命令コ
ードによって１メモリサイクル分のアドレス指定を行う
ようにすることもできる。 第２は第１バスUABを介してペルアドレスポインタPLA
Pなどの内部レジスタからアドレスを指定する方式であ
る。 第３はラインスタイルアドレスポインタLSAPのような
内部レジスタから直接アドレスを指定する方式である。
第３の方式は第２の方式に比べて専用のアドレス信号線
が必要になるが、第１バスUABのバスサイクルとは無関
係にアドレス指定が可能であるため第２の方式に比べて
アドレス指定の高速化を図ることができる。特に、本実
施例では、直線の描画効率を向上させるためにラインス
タイルアドレスポインタLSAPに関して第３のアクセス方
式を採用した。 以上の説明から明らかなように本実施例によれば以下
の作用効果を得るものである。 （１）内部メモリIDMの前記外部開放記憶領域EXMEは、
前記内部メモリ先頭アドレスレジスタIMASR、内部メモ
リアドレス比較器IMACMP、及び内部メモリアクセスフラ
グIMAFLGの作用により、フレームバッファメモリFBMに
割り当てられた外部アドレス空間の任意の位置から連続
してアクセス可能とされる。そのときマイクロプログラ
ムはデータの内容，種類に依らず外部アドレス空間を１
元的に取り扱う。したがって、内部メモリIDMにおける
外部開放記憶領域EXMEのような所定記憶領域をフレーム
バッファメモリFBMと同様に、且つ、フレームバッファ
メモリFBMよりも高速にアクセスすることができる。特
にアクセス頻度の高いデータを外部開放記憶領域EXMEに
格納するようにすれば描画効率は著しく向上する。 （２）上記作用効果より、外部開放記憶領域EXMEを、描
画領域、又はフレームバッファメモリFBMとの間でのデ
ータの移動設定領域（線種データやペルパターンデータ
の格納領域）などにすると、その領域は、フレームバッ
ファメモリFBMの全空間上の任意の位置に配置すること
ができるから、所望の描画処理やデータの移動設定処理
を外部開放記憶領域EXMEに対応させて著しく高速処理す
ることができる。 （３）上記作用効果（１）より、外部開放記憶領域EXME
を塗りつぶしパターンデータ格納領域やスタック領域と
する場合には、フレームバッファメモリFBMの全空間上
の任意の位置に連続的に当該領域EXMEを配置することが
できると共に、当該外部開放記憶領域EXMEを超えてフレ
ームバッファメモリFBMに連続して広い空間をサポート
することができるから、塗りつぶしパターンデータやス
タックすべきデータのように内部メモリIDMの所定の記
憶容量では不十分であって連続したアドレス空間が必要
とされるようなデータの量が増えても、外部開放記憶領
域EXMEの記憶容量に制約されることなく必要な処理を連
続させることができる。この場合に、外部開放記憶領域
EXMEに格納されたデータに関しては高速アクセスを達成
することができる。 （４）マイクロ命令コードの一部によって直接内部メモ
リIDMのアドレス指定が可能であるから、その記憶容量
をワーキングエリア、又はユーザによって設定されるデ
ータテーブルエリアなどとして利用することができる。 （５）第１バスUABを介してペルアドレスポインタPLAP
などの内部レジスタから内部メモリIDMのアドレスを指
定することができると共に、ラインスタイルアドレスポ
インタLSAPのような内部レジスタから直接アドレスを指
定することができる。 （６）内部メモリIDMは、絶対アドレスのみによってア
クセス可能な絶対記憶領域INMEを有するから、ユーザに
開放する必要のない又はシステム動作上ユーザに開放す
ることが好ましくないデータ格納領域を持つことができ
る。 （７）上記各作用効果より、内部メモリIDMをその用途
によらず１つで構成することができるから、アドレスデ
コーダなどの減少によりチップ面積の小型化に寄与する
ことができ、更には、内部メモリIDMに格納すべきデー
タの容量及びアクセス頻度に応じて当該内部メモリIDM
に対するアドレス指定手段を割り当てることにより、シ
ステム性能の向上を図ることができる。 （８）ペイントコマンドにより閉領域を塗りつぶすとき
のスタック点が、塗りつぶすべき形状の複雑さに応じて
増大するようなとき、それをフォローするために前記し
たようにスタック領域を、フレームバッファメモリFBM
の全空間上の任意の位置に対応させて内部メモリIDMの
外部開放記憶領域EXMEを超えてフレームバッファメモリ
FBMと連続させた場合に、スタック領域定義レジスタSAD
R,スタック先頭アドレスレジスタSSAR,スタック領域比
較器SACMP,及びメモリプロテクションバイオレーション
フラグMPVの作用により、スタック領域を超えたアクセ
スによってフレームバッファメモリFBM上の必要なデー
タが破壊される事態を確実に防止することができる。 （９）描画に際して、メモリアドレスレジスタスレーブ
MARSの格納アドレスデータと、メモリアドレスレジスタ
マスタMARMの格納アドレスデータとの一致が、メモリア
ドレスレジスタ比較器MACMPによって検出され（現在実
行中の描画メモリアドレスと次に実行すべき描画メモリ
アドレスとが一致する）、且つ、今回のアクセス動作が
メモリライトサイクルでその次がメモリリードサイクル
であるなら、既にライトデータバッファレジスタWDBRに
格納されている所定のデータがリードデータバッファレ
ジスタRDBRに転送制御されるから、当該メモリリードサ
イクルを省略して内部演算処理を実行することができる
ことにより、データ処理効率の向上を一層図ることがで
きる。 以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなくその要旨を逸脱しない範囲において種々
変更することができる。 例えば、上記実施例では、フレームバッファメモリFB
Mのアドレス空間に自由に割り付けることのできない記
憶領域を持つ内部メモリについて説明したが、そのよう
な記憶領域は必ずしも必要ではなく、本発明の適用技術
分野によっては省略することができる。また、そのよう
な記憶領域を内部メモリIDMに含める場合、当該記憶領
域に対するアドレス指定は、マイクロ命令コードの一部
による直接指定、内部バスを介した内部レジスタによる
間接指定、及び内部レジスタによる直接指定に限定され
ず、適宜に変更することができる。更に、フレームバッ
ファメモリFBMのアドレス空間に自由に割り付けること
のできる記憶領域に対するアドレス指定手段のうち、前
記メモリアドレスレジスタスレーブの出力アドレス信号
による指定手段以外の手段であるマイクロ命令コードの
一部による直接指定、内部バスを介した内部レジスタに
よる間接指定、及び内部レジスタによる直接指定は、夫
々絶対に必要な手段ではなく、適宜に採用することがで
きる手段である。 上記実施例では、外部データ格納手段に割当られたア
ドレス空間上の任意のアドレスから連続的な所定のアド
レス空間を設定する設定手段として、メモリ先頭アドレ
スレジスタIMASRを採用し、それに設定されたアドレス
空間に対するアクセスを検出する検出手段として、アド
レスデータの下位11ビットをマスキングして前記メモリ
先頭アドレスレジスタの設定データと比較する内部メモ
リアドレス比較器IMACOMPを採用したが、それに限定さ
れず、例えば先頭アドレスと終了アドレスとを夫々設定
して比較判別する構成にしてもよい。その場合には、ア
ドレス設定用のレジスタ及び比較回路などが２組必要と
される。 また、上記実施例では内部メモリの記憶領域を外部開
放記憶領域と絶対記憶領域とによって示したが、外部開
放記憶領域の記憶容量は外部アドレス空間に対するアド
レスの割り付け範囲を伸縮拡張することによって、内部
メモリ上の任意に記憶領域を自由に外部アドレス空間に
振り分けるようにすることもできる。 また、内部メモリの用途は上記実施例に限定されず、
上記実施例のように画像処理装置に適用する場合には、
データの圧縮伸長のためのデータテーブル格納領域、多
角形塗りつぶしのための多角形格子点格納領域などその
他多様な用途に利用することができる。 更に、上記実施例では外部データ格納手段をフレーム
バッファメモリとして説明したが、それに限定されず適
宜のデータ格納手段に変更することができる。 以上の説明では主として本発明者によってなされた発
明となった利用分野であるグラフィックディスプレイプ
ロセッサに適用した場合について説明したが、本発明は
それに限定されるものではなく、例えば、グラフィック
コントロールやディスプレイコントロール用の各種半導
集積回路、グラフィック端末装置、マイクロプロセッ
サ、更には各種周辺LSIなどに適用することができる。
本発明は、少なくとも内部データ格納手段と外部データ
格納手段とをアクセスしてデータ処理を行う条件のもの
に適用可能である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。 すなわち、外部データ格納手段に割り当てられたアド
レス空間上の任意のアドレスから連続的な所定のアドレ
ス空間に対するアクセスを検出した場合には、アクセス
対象を選択的に外部データ格納手段から内部データ格納
手段に切り換え制御するようにしたから、外部データ格
納手段に割り当てられたアドレス空間上の任意のアドレ
スから連続的な所定のアドレス空間に内部データ格納手
段の所定記憶領域をマッピングすることができると共
に、内部データ格納手段と外部データ格納手段とに対す
る連続的なアクセスが可能とされ、それによって、内部
データ格納手段に汎用性をもたせながらデータ処理の高
速化を達成することができる。

【図面の簡単な説明】 第１図は本発明に係るデータ処理装置の１実施例である
グラフィックディスプレイプロセッサの主要構成の半分
を示すブロック図、 第２図は本発明に係るデータ処理装置の１実施例である
グラフィックディスプレイプロセッサの主要構成の残り
半分を示すブロック図、 第３図はグラフィックディスプレイプロセッサが含まれ
るシステム構成の１例を示すブロック図、 第４図はグラフィックディスプレイプロセッサに含まれ
る内部メモリの１例を示すブロック図、 第５図はグラフィックディスプレイプロセッサにおける
マイクロ命令フォーマットのうち内部メモリコントロー
ル部を示す説明図、 第６図は外部アドレス空間に対して内部メモリの所定記
憶領域をマッピングした状態を示す説明図である。 GDP……グラフィックディスプレイプロセッサ、MPU……
マイクロプロセッサ、FBM……フレームバッファメモ
リ、IDM……内部メモリ、MAB……メモリアドレスバス、
MARM……メモリアドレスレジスタマスタ、MARS……メモ
リアドレスレジスタスレーブ、IMASR……内部メモリ先
頭アドレスレジスタ、IMACMP……内部メモリアドレス比
較器、IMAFLG……内部メモリアクセスフラグ、SADR……
スタック領域定義レジスタ、SSAR……スタック先頭アド
レスレジスタ、SACMP……スタック領域比較器、RDBR…
…リードデータバッファレジスタ、WDBR……ライトデー
タバッファレジスタ、IMDBUF……内部メモリデータバッ
ファ、IMAF……内部メモリアドレスフィールド。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 茂 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (72)発明者 曽根 崇 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 武田 博 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内

Claims (1)

1. (57)【特許請求の範囲】 １．命令を解読して演算処理を行い、その処理結果に基
   づいて内部メモリをアクセスすると共に外部メモリをア
   クセス可能にされ、半導体集積回路化されたデータ処理
   装置であって、 このデータ処理装置が管理する外部アドレス空間のアド
   レスを指定するアドレスデータが設定可能にされたアド
   レスレジスタと、アクセスすべきメモリアドレスのアド
   レスデータを演算する演算手段と、前記アドレスレジス
   タに設定されたアドレスデータの所定の上位複数ビット
   を前記演算手段で演算されたアドレスデータの対応ビッ
   トと比較するアドレス比較回路と、前記アドレス比較回
   路による一致の比較結果に応答して前記メモリアドレス
   に対するアクセスを前記外部メモリから内部メモリに切
   り換える制御手段と、を含んで成るものであることを特
   徴とするデータ処理装置。 ２．命令を解読して演算処理を行い、その処理結果に基
   づいて内部メモリをアクセスすると共に外部メモリをア
   クセス可能にされ、半導体集積回路化されたデータ処理
   であって、 このデータ処理装置が管理する外部アドレス空間におい
   て先頭アドレスと終了アドレスの夫々のアドレスデータ
   が設定可能にされた一対のアドレスレジスタと、アクセ
   スすべきメモリアドレスのアドレスデータを演算する演
   算手段と、前記一対のアドレスレジスタに設定された先
   頭アドレスのアドレスデータと終了アドレスのアドレス
   データとを前記演算手段で演算されたメモリアドレスの
   アドレスデータと夫々比較して、前記メモリアドレスが
   前記先頭アドレスから終了アドレスのアドレス範囲に入
   るかを判別するアドレス比較回路と、前記アドレス比較
   回路による前記アドレス範囲に入るという判別結果に応
   答して前記メモリアドレスに対するアクセスを前記外部
   メモリから内部メモリに切り換える制御手段と、を含ん
   で成るものであることを特徴とするデータ処理装置。 ３．前記外部メモリから内部メモリに切り換えられてア
   クセスされる記憶領域は前記内部メモリの一部の記憶領
   域であることを特徴とする特許請求の範囲第１項又は第
   ２項に記載のデータ処理装置。 ４．前記内部メモリは、データ入出力を第１のビット数
   又は前記第１のビット数の半分の第２のビット数に選択
   可能な入出力データサイズの変換部を有するものである
   ことを特徴とする特許請求の範囲第１項乃至第３項の何
   れか１項に記載のデータ処理装置。 ５．前記演算手段は、前記アドレス比較回路による比較
   結果に応じてアドレスデータを外部メモリ又は内部メモ
   リに供給するアドレスレジスタと、アドレスデータを前
   記内部メモリに出力するアドレスポインタとを有して成
   るものであることを特徴とする特許請求の範囲第１項乃
   至第４項の何れか１項に記載のデータ処理装置。