JP2710475B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JP2710475B2 JP2710475B2 JP3073517A JP7351791A JP2710475B2 JP 2710475 B2 JP2710475 B2 JP 2710475B2 JP 3073517 A JP3073517 A JP 3073517A JP 7351791 A JP7351791 A JP 7351791A JP 2710475 B2 JP2710475 B2 JP 2710475B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- register
- writing
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリの制御回路、特
に、複数の中央処理装置によって共有される主記憶装置
の読出しと書込みを連続して行うためのメモリ制御回路
に関する。
に、複数の中央処理装置によって共有される主記憶装置
の読出しと書込みを連続して行うためのメモリ制御回路
に関する。
【０００２】
【従来の技術】複数の中央処理装置（以下ＣＰＵと記
す）が存在するコンピュータシステムでＣＰＵ間の制御
方法の一つとして、主記憶上に共通のエリアを設け、こ
のエリアの使用状況を表示するフラグデータを所定のア
ドレスに割り当てる。そして、共通エリアを使用する場
合には、このフラグデータをチェックして使用可能かど
うかを判断し、使用可能ならば同時に使用中を示すフラ
グデータを書込む方法がある。この時、フラグデータの
読出しから書込みの間に他ＣＰＵから書込みが実行され
るとコンピュータシステムの動作が保証できなくなる場
合がある。
す）が存在するコンピュータシステムでＣＰＵ間の制御
方法の一つとして、主記憶上に共通のエリアを設け、こ
のエリアの使用状況を表示するフラグデータを所定のア
ドレスに割り当てる。そして、共通エリアを使用する場
合には、このフラグデータをチェックして使用可能かど
うかを判断し、使用可能ならば同時に使用中を示すフラ
グデータを書込む方法がある。この時、フラグデータの
読出しから書込みの間に他ＣＰＵから書込みが実行され
るとコンピュータシステムの動作が保証できなくなる場
合がある。
【０００３】そこで従来、メモリ制御回路には、上述し
た様なフラグデータの読出しから書込みの間は、他ＣＰ
Ｕからの主記憶アクセスを禁止する為にバス使用権のロ
ック機構を設けている。
た様なフラグデータの読出しから書込みの間は、他ＣＰ
Ｕからの主記憶アクセスを禁止する為にバス使用権のロ
ック機構を設けている。
【０００４】つまり、あるＣＰＵから主記憶アクセスと
同時にバスのロック要求が出力される。この主記憶アク
セスが受付けられると同時にバスの使用権は本アクセス
を行ったＣＰＵからのみ有効となる（バスがロックされ
た）。ＣＰＵはこ間に読出しデータをチェックし、主記
憶書込みが必要か（可能か）どうかを判断し、必要なら
ば主記憶書込みを行う。そして、処理終了時にバスのロ
ック解除を行う。尚、このロック解除は主記憶アクセス
と同時に行うこともある。
同時にバスのロック要求が出力される。この主記憶アク
セスが受付けられると同時にバスの使用権は本アクセス
を行ったＣＰＵからのみ有効となる（バスがロックされ
た）。ＣＰＵはこ間に読出しデータをチェックし、主記
憶書込みが必要か（可能か）どうかを判断し、必要なら
ば主記憶書込みを行う。そして、処理終了時にバスのロ
ック解除を行う。尚、このロック解除は主記憶アクセス
と同時に行うこともある。
【０００５】
【発明が解決しようとする課題】上述した従来のメモリ
制御回路では、他ＣＰＵが全く別のアドレスへアクセス
する場合には、他ＣＰＵからのアクセスを有効としても
問題はないが、バスがロックされている為に、主記憶ア
クセスはロックが解除されるまで待たされ、更にＣＰＵ
が、読み出したデータをチェックし、主記憶書き込みが
必要か（可能か）どうかを判断するのに時間がかかる
と、バスをロックしている時間が長くなり、他ＣＰＵの
主記憶アクセスが低下するという欠点がある。
制御回路では、他ＣＰＵが全く別のアドレスへアクセス
する場合には、他ＣＰＵからのアクセスを有効としても
問題はないが、バスがロックされている為に、主記憶ア
クセスはロックが解除されるまで待たされ、更にＣＰＵ
が、読み出したデータをチェックし、主記憶書き込みが
必要か（可能か）どうかを判断するのに時間がかかる
と、バスをロックしている時間が長くなり、他ＣＰＵの
主記憶アクセスが低下するという欠点がある。
【０００６】更に、バスロックを要求したＣＰＵに障害
等が発生すると、ロック解除を行うことができず、すべ
ての主記憶アクセスができなくなってしまいシステムが
ストールしてしまうという欠点がある。
等が発生すると、ロック解除を行うことができず、すべ
ての主記憶アクセスができなくなってしまいシステムが
ストールしてしまうという欠点がある。
【０００７】
【課題を解決するための手段】本発明のメモリ制御回路
は、主記憶から読出したデータと比較される所定のデー
タを中央処理装置から書込み可能なデータレジスタと、
前記データレジスタを使用中かどうかを示すロックフリ
ップフロップと、主記憶からの読出しデータと前記デー
タレジスタとを比較する比較回路と、主記憶読出しデー
タを中央処理装置に送出するとともに、前記データレジ
スタと該読出しデータが等しい時には、中央処理装置か
ら出力された新たな主記憶書込みデータを主記憶へ書込
むことを指示する主記憶アクセス特殊コマンドが定義さ
れたコマンドバスと、前記比較回路からの信号及び前記
コマンドバスからの特殊コマンドを含むすべての主記憶
アクセスコマンドを解析し、前記データレジスタと前記
ロックフリップフロップの書込み制御及び主記憶へのデ
ータ書込み制御と主記憶からのデータ読出し制御、更に
中央処理装置とのデータ送受タイミング制御を行う制御
回路と、中央処理装置から前記データレジスタと同時に
書込み可能なモードフリップフロップとを有し、前記特
殊コマンドによる主記憶アクセス時の書込みデータの書
込み条件を主記憶読出しデータの前記データレジスタと
の比較の結果が等しい時あるいは等しくない時を前記モ
ードフリップフロップで指定することができるとを特徴
とする。
は、主記憶から読出したデータと比較される所定のデー
タを中央処理装置から書込み可能なデータレジスタと、
前記データレジスタを使用中かどうかを示すロックフリ
ップフロップと、主記憶からの読出しデータと前記デー
タレジスタとを比較する比較回路と、主記憶読出しデー
タを中央処理装置に送出するとともに、前記データレジ
スタと該読出しデータが等しい時には、中央処理装置か
ら出力された新たな主記憶書込みデータを主記憶へ書込
むことを指示する主記憶アクセス特殊コマンドが定義さ
れたコマンドバスと、前記比較回路からの信号及び前記
コマンドバスからの特殊コマンドを含むすべての主記憶
アクセスコマンドを解析し、前記データレジスタと前記
ロックフリップフロップの書込み制御及び主記憶へのデ
ータ書込み制御と主記憶からのデータ読出し制御、更に
中央処理装置とのデータ送受タイミング制御を行う制御
回路と、中央処理装置から前記データレジスタと同時に
書込み可能なモードフリップフロップとを有し、前記特
殊コマンドによる主記憶アクセス時の書込みデータの書
込み条件を主記憶読出しデータの前記データレジスタと
の比較の結果が等しい時あるいは等しくない時を前記モ
ードフリップフロップで指定することができるとを特徴
とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のブロック図であ
る。
る。
【００１０】１はＣＰＵ、２はデータバス、３は主記憶
アクセスコマンドが出力されるコマンドバス、４はマス
クデータが出力される補助信号バス、５はデータ送受の
双方向制御を行うバッファである。
アクセスコマンドが出力されるコマンドバス、４はマス
クデータが出力される補助信号バス、５はデータ送受の
双方向制御を行うバッファである。
【００１１】６は主記憶読出しデータと比較するデータ
が格納されるデータレジスタ、７はデータレジスタ６の
使用中を示すロックフリップフロップであり、ＣＰＵ１
からデータレジスタ６へデータ書込み要求時にロックフ
リップフロップ７が‘１’（データレジスタ６を使用中
＝ロック状態）であるとデータレジスタ６へ書込みは行
われない。ロックフリップフロップ７が‘０’（データ
レジスタ６未使用＝アンロック状態）であるとデータレ
ジスタ６へデータをセットすることができ、同時にロッ
クフリップフロップ７は‘１’にセットされる。
が格納されるデータレジスタ、７はデータレジスタ６の
使用中を示すロックフリップフロップであり、ＣＰＵ１
からデータレジスタ６へデータ書込み要求時にロックフ
リップフロップ７が‘１’（データレジスタ６を使用中
＝ロック状態）であるとデータレジスタ６へ書込みは行
われない。ロックフリップフロップ７が‘０’（データ
レジスタ６未使用＝アンロック状態）であるとデータレ
ジスタ６へデータをセットすることができ、同時にロッ
クフリップフロップ７は‘１’にセットされる。
【００１２】尚、データレジスタ６への書込み要求の結
果、データレジスタ６が使用可能になったかどうかは、
データレジスタ６への書込み要求の応答として送出され
るロックフリップフロップ７の値（書込み要求受付け時
の値）によってＣＰＵ１が判断する。
果、データレジスタ６が使用可能になったかどうかは、
データレジスタ６への書込み要求の応答として送出され
るロックフリップフロップ７の値（書込み要求受付け時
の値）によってＣＰＵ１が判断する。
【００１３】８はＣＰＵ１からデータレジスタ６と同時
に書込みが行われるモードフリップフロップで、９はデ
ータレジスタ６と主記憶からの読出しデータとを比較す
る比較回路である。
に書込みが行われるモードフリップフロップで、９はデ
ータレジスタ６と主記憶からの読出しデータとを比較す
る比較回路である。
【００１４】１０はデータレジスタ６と読出しデータの
比較及び主記憶への書込みの対象をバイト単位に指定可
能なマスクレジスタであり、ＣＰＵ１から主記憶アクセ
ス毎にセットされる。
比較及び主記憶への書込みの対象をバイト単位に指定可
能なマスクレジスタであり、ＣＰＵ１から主記憶アクセ
ス毎にセットされる。
【００１５】１１は主記憶読出し動作を行う読出し回
路、１２は主記憶への書込み動作を行う書込み回路、１
３は主記憶回路である。
路、１２は主記憶への書込み動作を行う書込み回路、１
３は主記憶回路である。
【００１６】１４はコマンドバス３から入力される主記
憶アクセスコマンドの解析と、データレジスタ６，ロッ
クフリップフロップ７，モードフリップフロップ８への
データのセットを指示する制御信号６ａの出力を行い、
また主記憶読出し時の読出し指示信号１１ａ，主記憶へ
の書込み指示信号１２ａを出力する制御回路である。
憶アクセスコマンドの解析と、データレジスタ６，ロッ
クフリップフロップ７，モードフリップフロップ８への
データのセットを指示する制御信号６ａの出力を行い、
また主記憶読出し時の読出し指示信号１１ａ，主記憶へ
の書込み指示信号１２ａを出力する制御回路である。
【００１７】次に本発明の動作について説明する。
【００１８】ＣＰＵ１は最初にデータレジスタ６，モー
ドフリップフロップ８へのデータセットを行う。この
時、応答として送出されるロックフリップフロップ７の
値でＣＰＵ１は、データレジスタ６，モードフリップフ
ロップ８へデータがセットできたかどうか判断する。
ドフリップフロップ８へのデータセットを行う。この
時、応答として送出されるロックフリップフロップ７の
値でＣＰＵ１は、データレジスタ６，モードフリップフ
ロップ８へデータがセットできたかどうか判断する。
【００１９】データレジスタ６，モードフリップフロッ
プ８へのデータのセットができると、ＣＰＵ１は主記憶
からのデータ読出し、データレジスタ６との比較、主記
憶書込みを連続して実行する主記憶アクセス特殊コマン
ドと主記憶への書込みデータ及びマスクレジスタ１０へ
のセットデータを出力する。
プ８へのデータのセットができると、ＣＰＵ１は主記憶
からのデータ読出し、データレジスタ６との比較、主記
憶書込みを連続して実行する主記憶アクセス特殊コマン
ドと主記憶への書込みデータ及びマスクレジスタ１０へ
のセットデータを出力する。
【００２０】制御回路１４でこの主記憶アクセス特殊コ
マンドが解析されると、読出し回路１１に対し読出し指
示信号１１ａが出力される。そして、主記憶回路１３か
ら読出したデータはバッファ５を経由してＣＰＵ１に送
出され、更に比較回路９でデータレジスタ６と比較さ
れ、比較結果信号９ａが制御回路１４に出力される。
マンドが解析されると、読出し回路１１に対し読出し指
示信号１１ａが出力される。そして、主記憶回路１３か
ら読出したデータはバッファ５を経由してＣＰＵ１に送
出され、更に比較回路９でデータレジスタ６と比較さ
れ、比較結果信号９ａが制御回路１４に出力される。
【００２１】制御回路１４で比較結果信号９ａとマスク
レジスタ１０の内容とによって、主記憶読出しデータの
データレジスタ６が等しいかどうかを判断し、更にモー
ドフリップフロップ８の値によって等しいときに書込む
か等しくないときに書込むのかが決定される。
レジスタ１０の内容とによって、主記憶読出しデータの
データレジスタ６が等しいかどうかを判断し、更にモー
ドフリップフロップ８の値によって等しいときに書込む
か等しくないときに書込むのかが決定される。
【００２２】これらの条件が成立すると、書込み回路１
２に対して書込み信号１２ａを出力し、ＣＰＵ１から出
力された主記憶書込みデータを主記憶回路１３に書込
む。
２に対して書込み信号１２ａを出力し、ＣＰＵ１から出
力された主記憶書込みデータを主記憶回路１３に書込
む。
【００２３】尚、この時、マスクレジスタ１０に書込み
対象バイトが設定されているので対象外のバイトに対し
ては元のデータを再書込みするか、あるいは書込み信号
を有効としないことにより実現する。
対象バイトが設定されているので対象外のバイトに対し
ては元のデータを再書込みするか、あるいは書込み信号
を有効としないことにより実現する。
【００２４】そして、ＣＰＵ１は主記憶読出しデータ
と、データレジスタ１０への書込みデータをチェックす
ることにより、この主記憶アクセス特殊コマンドの実行
結果を判断することができる。
と、データレジスタ１０への書込みデータをチェックす
ることにより、この主記憶アクセス特殊コマンドの実行
結果を判断することができる。
【００２５】
【発明の効果】以上説明したように本発明は、ＣＰＵか
ら書き込み可能なデータレジスタと、データレジスタ使
用状況を示すロックフリップフロップと、データ比較が
等しい時あるいは等しくない時を指定するモードフリッ
プフロップと、比較および書き込み対象をバイト単位に
指定可能なマスクレジスタとを設け、予め主記憶読み出
しデータとの比較データを書き込んでおき、主記憶読み
出し、読み出したデータとデータレジスタの比較し、こ
の比較結果によって主記憶書き込みを行う主記憶アクセ
ス特殊コマンドを発行することにより、バスをロックす
ることなく一回の主記憶アクセスで、ＣＰＵ間での通信
制御時に使用されるフラグデータを書き込むことができ
る効果がある。
ら書き込み可能なデータレジスタと、データレジスタ使
用状況を示すロックフリップフロップと、データ比較が
等しい時あるいは等しくない時を指定するモードフリッ
プフロップと、比較および書き込み対象をバイト単位に
指定可能なマスクレジスタとを設け、予め主記憶読み出
しデータとの比較データを書き込んでおき、主記憶読み
出し、読み出したデータとデータレジスタの比較し、こ
の比較結果によって主記憶書き込みを行う主記憶アクセ
ス特殊コマンドを発行することにより、バスをロックす
ることなく一回の主記憶アクセスで、ＣＰＵ間での通信
制御時に使用されるフラグデータを書き込むことができ
る効果がある。
【図１】本発明の一実施例のブロック図である。
１ 中央処理装置（ＣＰＵ） ２ データバス ３ コマンドバス ４ 補助信号バス ５ バッファ ６ データレジスタ ６ａ 制御信号 ７ ロックフリップフロップ ８ モードフリップフロップ ９ 比較回路 ９ａ 比較結果信号 １０ マスクレジスタ １１ 読出し回路 １１ａ 読出し指示信号 １２ 書込み回路 １２ａ 書込み指示信号 １３ 主記憶回路 １４ 制御回路
Claims (2)
- 【請求項１】 主記憶から読出したデータと比較される
所定のデータを中央処理装置から書込み可能なデータレ
ジスタと、前記データレジスタを使用中かどうかを示す
ロックフリップフロップと、主記憶からの読出しデータ
と前記データレジスタとを比較する比較回路と、主記憶
読出しデータを中央処理装置に送出するとともに、前記
データレジスタと該読出しデータが等しい時には、中央
処理装置から出力された新たな主記憶書込みデータを主
記憶へ書込むことを指示する主記憶アクセス特殊コマン
ドが定義されたコマンドバスと、前記比較回路からの信
号及び前記コマンドバスからの特殊コマンドを含むすべ
ての主記憶アクセスコマンドを解析し、前記データレジ
スタと前記ロックフリップフロップの書込み制御及び主
記憶へのデータ書込み制御と主記憶からのデータ読出し
制御、更に中央処理装置とのデータ送受タイミング制御
を行う制御回路と、中央処理装置から前記データレジス
タと同時に書込み可能なモードフリップフロップとを有
し、前記特殊コマンドによる主記憶アクセス時の書込み
データの書込み条件を主記憶読出しデータの前記データ
レジスタとの比較の結果が等しい時あるいは等しくない
時を前記モードフリップフロップで指定することができ
ることを特徴とするメモリ制御回路。 - 【請求項２】 主記憶読出しデータと前記データレジス
タとの比較の対象及び主記憶へのデータ書込みバイト単
位に指定するマスクレジスタを設け、中央処理装置が前
記特殊コマンド送出時に前記マスクレジスタに値をセッ
トすることにより、バイト単位の比較及び主記憶書込み
ができることを特徴とした請求項１記載のメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073517A JP2710475B2 (ja) | 1991-04-08 | 1991-04-08 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073517A JP2710475B2 (ja) | 1991-04-08 | 1991-04-08 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04309148A JPH04309148A (ja) | 1992-10-30 |
| JP2710475B2 true JP2710475B2 (ja) | 1998-02-10 |
Family
ID=13520518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073517A Expired - Lifetime JP2710475B2 (ja) | 1991-04-08 | 1991-04-08 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710475B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
| JPH01109425A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | Ｆｉｆｏメモリ |
| JP2587468B2 (ja) * | 1988-08-23 | 1997-03-05 | 株式会社日立製作所 | ロツクデータ設定装置 |
-
1991
- 1991-04-08 JP JP3073517A patent/JP2710475B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04309148A (ja) | 1992-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6105085A (en) | Lock mechanism for shared resources having associated data structure stored in common memory include a lock portion and a reserve portion | |
| JPH04306748A (ja) | 情報処理装置 | |
| US6941308B1 (en) | Methods and apparatus for accessing a doubly linked list in a data storage system | |
| JPH0532775B2 (ja) | ||
| JPH04213136A (ja) | 参照ビット，変更ビットの更新方法 | |
| JP2710475B2 (ja) | メモリ制御回路 | |
| JP2000003302A (ja) | 共有メモリ排他アクセス制御方法 | |
| JP3381079B2 (ja) | キャッシュメモリを用いた排他制御システム | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| US5546560A (en) | Device and method for reducing bus activity in a computer system having multiple bus-masters | |
| JP2587468B2 (ja) | ロツクデータ設定装置 | |
| JP2636760B2 (ja) | マルチプロセッサシステム | |
| US6480945B2 (en) | Method and apparatus for controlling memory access by a plurality of devices | |
| JPS62184560A (ja) | 入出力バツフア制御装置 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JPH02123454A (ja) | メモリインタロック制御回路 | |
| JP2588547B2 (ja) | マルチｃｐｕシステム | |
| JPS6017550A (ja) | キヤツシユメモリ管理方法 | |
| JPH0351017B2 (ja) | ||
| JPH02307123A (ja) | 計算機 | |
| JPH06259315A (ja) | 情報処理装置 | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPS6174045A (ja) | マルチプロセツサシステムにおけるチヤネル制御方式 | |
| JPH0775017B2 (ja) | メモリ・アクセス方式 | |
| JPS62151970A (ja) | ロツクバイトアクセス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970924 |