JPH02123454A - メモリインタロック制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 複数のプロセッサからの主記憶装置へのアクセスを制御
する場合のメモリインタロック機構に関し、 インタロックアドレスレジスタの内容についてエラーが
検出されたときにおいてもシステムの運転を継続せしめ
得る手段の実現を目的とし、インタロックアドレスレジ
スタの内容を複数に分割して、分割した各部分値ごとに
エラーチェックを行なう回路と、上記分割した各部分値
コトにアクセス要求のあったアドレス値の対応する部分
の値と比較する比較回路と、インタロックアドレスレジ
スタの値のいずれかの部分値においてエラーが検出され
たとき、該当する比較回路の出力を強制的に両比較入力
値が一致した場合と同一の状態にする回路とを設けるこ
とにより構成する。

［産業上の利用分野］ 本発明は複数のプロセッサからの主記憶装置へのアクセ
スを制御する主記憶制御装置におけるメモリインタロッ
ク制御回路に関し、特に、メモリインタロックアドレス
レジスタにおいて、アドレス値にエラーが検出された場
合においても、システムを停止せしめることなく運転を
継続することが可能なメモリインタロック制御回路に係
る。

［従来の技術］ 第２図はメモリインタロック制御について説明する図で
あって、５１−１〜５１−ｎはそれぞれプロセッサ、５
２は主記憶制御装置、５３は主記憶装置、５４はメモリ
インタロック機構を表わしている。

同図において、複数のプロセッサ５１１〜５１ｎは、い
ずれも主記憶制御装置５：３を介して主記憶制御装置５
３にアクセスすることが可能である。

しかし、あるプロセノ−９（例えば５１−１．）が、主
記憶装置５３のあるアドレスに゛γアクセスているとき
、非同期的に動作する他のプｖ１セッサが同一アドレス
にアクセスしてその内容を更新したりすると、プロセッ
サ５１−１の処理内容は全く保証されないものとなって
しまう。

このような事、熊を防ノ）するため主記憶制御装置５：
３にはメモリインタ「】ンク機構５４を設けている。

該メモリインタロック機構５４は成るプロセッサが主記
憶装置５３の成る領域にアクセスしているとき、他のブ
ロセラづが同一領域にアクセスすることを抑止するもの
で、現在アクセス中のアドレスと新たなアクセス要求の
アドレスとを比較してそれらが一致したとき後から発生
したアクセス要求を抑止する回路で構成される。

第３図はこのようなメモリインタロック機構を実現する
メモリインタロック制御回路の例を示す図であって、５
５はアドレスレジスタ、５６１〜５６〜４はそれぞれイ
ンタロックアドレスレジスタ、５７−１〜５７−４は比
較回路、５８はＯＲ回路を表わしている。

本回路はインタロツタアドレスレジスタが複数個設けら
れている例を示している。そして、これらのインタロッ
クアドレスレジスタ５６−１〜５６−４はアクセス源で
ある複数のプロセッサのいずれからのアクセスに際して
も任意に使用される。

同図において、ブＩ〕セッサからの主記憶装置に対する
アクセス要求に際してはアクセスすべき主記憶装置上の
アドレスがアドレスレジスタ５５に格納される。

そし−Ｃ，アドレスレジスタ５５の内容と、インタロッ
クアドレスレジスタの内容とが比較回路５７−、−１〜
５７−４によって１ヒ較される。

該比較回路は、入力であるアドレスレジスタの値とイン
タロックアドレスレジスタの値とが致すると１″′を出
力する。

従って、アドレスレジスタ５５に格納されたアドレス値
とインタロックアドレスレジスタ５６１〜５６〜４に保
持されているアドレス値の内のいずれかが一致したとき
該当する比較回路から”　１　”が出力され、該信号”
　１　”がＯＲ回路５８を通って主記憶アクセス抑止信
号として出力される。

一方、アドレスレジスタ５５に格納されたアドレス値ト
、インタロックアドレスレジスタに保持されている値と
の間で一致するものが無い場合は、主記憶アクセス抑止
信号は出力されず、主記憶装置上の該当するアドレス域
へのアクセスが許される。このとき、アドレスレジスタ
に格納されている値が空いているインタロックアドレス
レジスタに書き込まれる。

［発明が解決しようとする課題］ 上述したような従来のメモリインタロック制御回路にお
いて、インタロックアドレスレジスタでエラーが検出さ
れた場合には、該インタロックアドレスレジスタに保持
されているアドレス値が信用できないので、該当する領
域が確実に保護されていたか否かが不明である所から、
該当領域にロックをかけていたプロセッサの命令はりト
ライを行なうことが出来ず、中断せざるを得なかっ゛た
。

また、このような状態では該当領域にロックをかけてい
たプロセッサ以外のプロセッサによる更新も保証されな
い場合を生ずるので、通常はシステムダウンとしていた
。

本発明はこのような従来の問題点に鑑み、インタロック
アドレスレジスタでエラーが発生した場合であっても、
該当する領域のインクロックを保証することが可能で、
従って、該当する領域にロックをかけていたプロセッサ
の実行中の命令を終了させることができ、システムをダ
ウンさせることなく運用を継続せしめることの可能なイ
ンクロック制御回路を提供することを目的としている。

［課題を解決するだめの手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、複
数のプロセッサからの主記憶装置へのアクセスを制御す
る装置であって、いずれかのプロセッサが主記憶装置の
内容の参照あるいは更新を行なう間、他のプロセッサに
よる同一アドレス領域の内容の更新を抑止するためのメ
モリインタロック機構を具備した主記憶制御装置におい
て、インタロックアドレスレジスタの内容を複数に分割
して、分割した各゛・部分値ごとにエラーチェックを行
なう回路と、上記分割した各部分値ごとにアクセス要求
のあったアドレス値の対応する部分の値と比較する比較
回路と、インタロックアドレスレジスタの値のいずれか
の部分値においてエラーが検出されたとき、該当する比
較回路の出力を強制的に両比較入力値が一致した場合と
同一の状態にする回路とを設けたメモリインタロック制
御回路である。

［作　用］ 本発明においては、インタロックアドレスレジスタを複
数に分割して、分割された各部分値ごとにエラーチェッ
クを行ない、また、アクセス要求のあったアドレス値と
の比較も、上記部分値ごとに対応せしめて行なうごとく
構成している。

そして、インタロックアドレスレジスタから読み出した
いずれかの部分値にエラーが検出された場合には、該部
分値はアクセス要求のあったアドレスの部分値との一致
、不一致に関係なく強制的に「一致」したものとして信
号を出力する。

これによって、少なくともインタロックアドレスレジス
タに保持されていたアドレス領域は確実に保護されるの
で、該領域を使用していたプロセッサは処理を中断する
ことなく正常に終了させることができる。

［実施例］ 第１図は本発明の一実施例のブロック図であって、１−
１．１−４は主記憶とのインタフェースレジスタ　（以
下ＭＳＲとも言う）の一部を表わしている。すなわち、
ＭＳＲは１／４〜４／４の四つの部分に分割されている
。（図においてはＭＳＲ２／４．３／４は省略して描い
である） また、２−１．１−４はインタロックアドレスレジスタ
（以下ＬＫＲとも言う）の一部を表わしている。

ＬＫＲは前記ＭＳＲと同様１／４〜４／４の四つの部分
に分割されている。（図においてはＭＳＨの場合と同様
ＬＫＲ２／４．３／４は省略して描いである） 更に、３−１〜３−４は比較回路、４−１〜４−４はエ
ラー検出回路、５−１〜５−４はＯＲ回路（図において
はいずれもＭＳＲや１．　Ｋ　Ｒの場合と同様に中間の
ものを省略して描いている）を表わしており、また６は
ＡＮＤ回路を示している。

各プロセンサからの主記憶へのアクセス要求は優先権回
路によりプライオリティの高いものが選択された後、主
記憶装置とのインタフ、ｒ−＋スレジスタ（ＭＳＲ）に
セットされて、主記憶装置へのアクセスが行なわれる。

このとき、ＭＳＲの内容と１、ＫＲの内容とが比較され
、それらが一致した場合には該当する領域は使用中（ロ
ックされている）であることになるから主記憶アクセス
抑■〕信号によって”アクセスが抑止される。

本実施例では、アトｌメス構成は４バイトで、これを１
バイトずつの四つに分けて第１図の１−１〜ｌ−４で示
すＭＳＲＩ／４〜ＭＳＲ４／４にそれぞれ格納する如く
構成されている。

Ｌ　Ｋ　Ｒ１／　４〜Ｌ　Ｋ　Ｒ４／　４に格納される
アドｌノスも同様であり、Ｌ、　Ｋ　Ｒｌ　／　４〜１
、ＫＲ４／４のそれぞれの部分はＭ　Ｓ　Ｒ１／　４〜
ＭＳＲ４／４の各部分に対応するビット位置となる。

ＬＫＲＩ／４〜Ｉ＝　Ｋ　Ｒ４／　４のそれぞれには、
パリティビットが付され、読め出し７のとき、エラー検
出回路４−１−＝　４−４によって、それぞれパリティ
チエツクが１１なわれる。

ＭＳＲの内容とり、　Ｋ　Ｒの内容とは、１バイトごと
に比較回路３−１〜３−４のいずれかによって比較され
一致ずろと比較回路から“１パが出力される。

従ってＭＳＲＩ／４〜ＭＳＲ４／４の全内容とｉ−Ｋ　
Ｒ１，／　４〜１．、　Ｋ　Ｒ４／　４の全内容とがそ
れぞれ一致したときには、ＡＮＤ回路６の出力である比
較結果信号は“１″′となり、該信号が主記憶アクセス
抑止信号として用いられる。

若し、エラー検出回路４−１〜４−４の内のいずれかに
よってエラーが検出されると該当するエラー検出回路の
出力がｌ″′となり、対応する比較回路の出力に関係な
く、該当する○Ｒ回路が“ｌ”を出力して、これがＡＮ
Ｄ回路６の入力となる。

従って、ＬＫＲＩ／Ｉｔ〜Ｌ、　Ｋ　Ｒ４／　４のいず
れかで、エラーが発生したとき、他のＬ　Ｋ　Ｒの内容
が対応するＭＳＲの内容と一致すればＡＮＤ回路６の出
力は１”となり主記憶へのアクセスは抑止される。

この場合は、正常な場合に比べ、アクセスが禁止される
領域が広範囲になるが、実行中のプロセンサの処理は確
実に保護される。

ＬＫＲの内容は、それが不要になったとき更新されるか
ら、雑音や再現性の少ない間欠障害に起因して発生した
エラーであれば、ロックされる領域の範囲が拡大するこ
とは、システムの処理能力にそれ程大きな影響をｑえる
ものではない。

特に、先に第３図で示したように１．、　Ｋ　Ｒを複数
組用意する如く構成された系に本発明を適用する場合に
は、その影響は更に小さくなる。

そして、このような構成では１、ＫＲのエラーがハード
ウェア障害による確定的なものであっても、該当するＬ
ＫＲを閉塞する等の方法を探ることによって、ンステム
の処理能力に殆ど影響を与えることなく、ンステトの運
転を継続することもできる。

［発明の効果」 以上説明したように、本発明によれば、複数のプロセン
サからの主記憶装置へのアクセスを制御し、いずれかの
プロセンサが主記憶装置の内容の参照あるいは更新を行
なう間、他のプロセンサによる同一・アドレス領域の内
容の更新を抑止するだめのメモリインタロック機構を具
備した主紀１意制御装置において、インタロックアドレ
スレジスタでエラーが発生した場合であっても、該当す
る領域のインクロックを保証することが可能で、従って
、該当する領域にロックをかけでいたプロセｙ’）の実
行中の命令を終了させることができ、ンステノ・をダウ
ンさせることなく運用を継続せし釣得る利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はメモ
リインタロックの制御について説明する図、第３図はメ
モリインタロック制御回路の例を示す図である。 １−１．１−４・・・・・・インタフェースレジスタ、
２−１．２−４・・・・・・インタロックアドレスレジ
スタ、３−１．３−４・・・・・・比較回路、４−１゜
４−４・・・・・・エラー検出回路、５−１．５−４・
・・・・・ＯＲ回路、６・・・・・・ＡＮＤ回路代理人
　弁理士　　本　間　　崇

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサからの主記憶装置へのアクセスを制御
   する装置であって、いずれかのプロセッサが主記憶装置
   の内容の参照あるいは更新を行なう間、他のプロセッサ
   による同一アドレス領域の内容の更新を抑止するための
   メモリインタロック機構を具備した主記憶制御装置にお
   いて、 インタロックアドレスレジスタの内容を複数に分割して
   、分割した各部分値ごとにエラーチェックを行なう回路
   と、 上記分割した各部分値ごとにアクセス要求のあったアド
   レス値の対応する部分の値と比較する比較回路と、 インタロックアドレスレジスタの値のいずれかの部分値
   においてエラーが検出されたとき、該当する比較回路の
   出力を強制的に両比較入力値が一致した場合と同一の状
   態にする回路とを設けたことを特徴とするメモリインタ
   ロック制御回路。