JPH05120221A - パーソナルコンピユータのバス・システム - Google Patents
パーソナルコンピユータのバス・システムInfo
- Publication number
- JPH05120221A JPH05120221A JP30970791A JP30970791A JPH05120221A JP H05120221 A JPH05120221 A JP H05120221A JP 30970791 A JP30970791 A JP 30970791A JP 30970791 A JP30970791 A JP 30970791A JP H05120221 A JPH05120221 A JP H05120221A
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- JP
- Japan
- Prior art keywords
- bus
- cpu
- accessible
- personal computer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵのみがアクセスするメモリやＩＯへの
アクセイ時のバス・アービトレーション及び同期化によ
るアクセスタイムのオーバーヘッドをなくす。 【構成】 ＣＰＵのみがアクセス可能なバス・アービト
レーション回路を含まない、ＣＰＵ１に同期したバスｂ
と、ＣＰＵ１及びバス・マスタ４がアクセス可能なバス
・アービトレーション回路７を含むＣＰＵと非同期なバ
スａとの２つのバスを設ける。これにより、ＣＰＵ１の
みがアクセスするメモリ２やＩＯ３をアクセスする場
合、バス・アービトレーション及び同期化によるオーバ
ーヘッドをなくすことができる。
アクセイ時のバス・アービトレーション及び同期化によ
るアクセスタイムのオーバーヘッドをなくす。 【構成】 ＣＰＵのみがアクセス可能なバス・アービト
レーション回路を含まない、ＣＰＵ１に同期したバスｂ
と、ＣＰＵ１及びバス・マスタ４がアクセス可能なバス
・アービトレーション回路７を含むＣＰＵと非同期なバ
スａとの２つのバスを設ける。これにより、ＣＰＵ１の
みがアクセスするメモリ２やＩＯ３をアクセスする場
合、バス・アービトレーション及び同期化によるオーバ
ーヘッドをなくすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タに関し、特に、そのバス・システムに関する。
タに関し、特に、そのバス・システムに関する。
【０００２】
【従来の技術】従来のパーソナルコンピュータは、図２
に示すようにＣＰＵ１及びバス・マスタ４がアクセス可
能なバス・アービトレーション回路７をもつアドレス，
データ，コントロール信号を含むバスの１つのバスで構
成されている。
に示すようにＣＰＵ１及びバス・マスタ４がアクセス可
能なバス・アービトレーション回路７をもつアドレス，
データ，コントロール信号を含むバスの１つのバスで構
成されている。
【０００３】
【発明が解決しようとする課題】この従来のパーソナル
コンピュータのバス構成では、ＣＰＵ１が、ＣＰＵのみ
がアクセスするメモリ２及びＩＯにアクセスする場合に
おいても、バス・アクセス権を取得するため、バス・ア
ービトレーション回路７でのバス・アクセス権の調停が
必要であり、また多くの場合、ＣＰＵ１とバスとは非同
期であるため、その同期化が必要である。このため、Ｃ
ＰＵのアクセスタイムは、バス・アービトレーション及
び同期化によるオーバーヘッドが含まれ、ＣＰＵの性能
向上がシステムの性能向上に必ずしも結びつかないか、
あるいはＣＰＵ性能を生かしきれないという欠点があっ
た。
コンピュータのバス構成では、ＣＰＵ１が、ＣＰＵのみ
がアクセスするメモリ２及びＩＯにアクセスする場合に
おいても、バス・アクセス権を取得するため、バス・ア
ービトレーション回路７でのバス・アクセス権の調停が
必要であり、また多くの場合、ＣＰＵ１とバスとは非同
期であるため、その同期化が必要である。このため、Ｃ
ＰＵのアクセスタイムは、バス・アービトレーション及
び同期化によるオーバーヘッドが含まれ、ＣＰＵの性能
向上がシステムの性能向上に必ずしも結びつかないか、
あるいはＣＰＵ性能を生かしきれないという欠点があっ
た。
【０００４】本発明の目的は、ＣＰＵのみがアクセスす
るメモリやＩＯをアクセスする場合に、バス・アービト
レーション及び同期化によるオーバーヘッドをなくした
パーソナルコンピュータのバス・システムを提供するこ
とにある。
るメモリやＩＯをアクセスする場合に、バス・アービト
レーション及び同期化によるオーバーヘッドをなくした
パーソナルコンピュータのバス・システムを提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるパーソナルコンピュータのバス・シス
テムにおいては、ＣＰＵに同期したバスと、ＣＰＵに非
同期なバスとを有するパーソナルコンピュータのバス・
システムであって、ＣＰＵに同期したバスは、バス・ア
クセス権設定回路であるＣＰＵのみがアクセス可能なバ
ス・アービトレーション回路をもたないアドレス，デー
タ，コントロール信号を含むものであり、ＣＰＵに非同
期なバスは、ＣＰＵ及びＤＭＡを含むバス・マスタがア
クセス可能なバス・アービトレーション回路をもつアド
レス，データ，コントロール信号を含むものである。
め、本発明によるパーソナルコンピュータのバス・シス
テムにおいては、ＣＰＵに同期したバスと、ＣＰＵに非
同期なバスとを有するパーソナルコンピュータのバス・
システムであって、ＣＰＵに同期したバスは、バス・ア
クセス権設定回路であるＣＰＵのみがアクセス可能なバ
ス・アービトレーション回路をもたないアドレス，デー
タ，コントロール信号を含むものであり、ＣＰＵに非同
期なバスは、ＣＰＵ及びＤＭＡを含むバス・マスタがア
クセス可能なバス・アービトレーション回路をもつアド
レス，データ，コントロール信号を含むものである。
【０００６】また、ＣＰＵに同期したバスには、ＣＰＵ
のみがアクセス可能なメモリと、ＣＰＵのみがアクセス
可能なＩＯとが接続されたものである。
のみがアクセス可能なメモリと、ＣＰＵのみがアクセス
可能なＩＯとが接続されたものである。
【０００７】また、ＣＰＵに非同期なバスには、ＣＰＵ
及びバス・マスタがアクセス可能なメモリと、ＣＰＵ及
びバス・マスタがアクセス可能なＩＯとが接続されたも
のである。
及びバス・マスタがアクセス可能なメモリと、ＣＰＵ及
びバス・マスタがアクセス可能なＩＯとが接続されたも
のである。
【０００８】
【作用】ＣＰＵのみがアクセス可能なメモリ又は、ＩＯ
をアクセスする場合、バス・アービトレーション及び同
期化によるオーバーヘッドをなくす。
をアクセスする場合、バス・アービトレーション及び同
期化によるオーバーヘッドをなくす。
【０００９】
【実施例】次に本発明について図面を参照して実施例を
説明する。図１は、本発明の一実施例のシステム・ブロ
ック図であり、図２に示す従来のパーソナルコンピュー
タと同一構成部分には、同一の符号を付して説明する。
図において、本発明のシステムは、ＣＰＵ１、ＣＰＵ１
のみがアクセス可能なメモリ２及びＩＯ３、バス・マス
タ４、ＣＰＵ１及びバス・マスタ４がアクセス可能なメ
モリ５及びＩＯ６、バス・アービトレーション回路７、
ＣＰＵ１とバスａの接続を制御するバス制御回路８を含
むものである。
説明する。図１は、本発明の一実施例のシステム・ブロ
ック図であり、図２に示す従来のパーソナルコンピュー
タと同一構成部分には、同一の符号を付して説明する。
図において、本発明のシステムは、ＣＰＵ１、ＣＰＵ１
のみがアクセス可能なメモリ２及びＩＯ３、バス・マス
タ４、ＣＰＵ１及びバス・マスタ４がアクセス可能なメ
モリ５及びＩＯ６、バス・アービトレーション回路７、
ＣＰＵ１とバスａの接続を制御するバス制御回路８を含
むものである。
【００１０】図２に示す従来例では、メモリ２及びＩＯ
３，メモリ５，ＩＯ６は、同一のバスａに接続されてい
るのに対し、本発明においては、図１に示すようにメモ
リ２及びＩＯ３は、ＣＰＵ１のみがアクセス可能なＣＰ
Ｕ１に同期したバスｂに接続されている。また、メモリ
５及びＩＯ６は、ＣＰＵ１及びバス・マスタ４が、アク
セス可能なバスａに接続されている。
３，メモリ５，ＩＯ６は、同一のバスａに接続されてい
るのに対し、本発明においては、図１に示すようにメモ
リ２及びＩＯ３は、ＣＰＵ１のみがアクセス可能なＣＰ
Ｕ１に同期したバスｂに接続されている。また、メモリ
５及びＩＯ６は、ＣＰＵ１及びバス・マスタ４が、アク
セス可能なバスａに接続されている。
【００１１】ＣＰＵ１が、バスａに接続されたメモリ５
又はＩＯ６をアクセスする場合、バス制御回路８よりバ
ス・アービトレーション回路７に対し、バス要求信号ｃ
を出力する。
又はＩＯ６をアクセスする場合、バス制御回路８よりバ
ス・アービトレーション回路７に対し、バス要求信号ｃ
を出力する。
【００１２】バス・アービトレーション回路７は、バス
ａの使用状態をモニタし、未使用状態であれば、ＣＰＵ
１に対するバス使用許可信号ｄを出力する。
ａの使用状態をモニタし、未使用状態であれば、ＣＰＵ
１に対するバス使用許可信号ｄを出力する。
【００１３】バス制御回路８は、バス使用許可信号ｄを
受け付けるとＣＰＵ１とバスａの同期化を行い、メモリ
５又は、ＩＯ６をアクセスする。
受け付けるとＣＰＵ１とバスａの同期化を行い、メモリ
５又は、ＩＯ６をアクセスする。
【００１４】また、バス制御回路８からバス要求信号ｃ
が出力された時、バス・マスタ４がメモリ５又はＩＯ６
をアクセスするために、バスａを占有していた場合、バ
ス・アービトレーション回路７は、バス・マスタ４のア
クセスサイクルが終了し、バスａが解放されるのを待っ
てＣＰＵ１に対するバス使用許可信号ｄを出力する。
が出力された時、バス・マスタ４がメモリ５又はＩＯ６
をアクセスするために、バスａを占有していた場合、バ
ス・アービトレーション回路７は、バス・マスタ４のア
クセスサイクルが終了し、バスａが解放されるのを待っ
てＣＰＵ１に対するバス使用許可信号ｄを出力する。
【００１５】これは、図２に示す従来例において、ＣＰ
Ｕ１が可能なメモリ２及びＩＯ３をアクセスする場合
も、同様である。
Ｕ１が可能なメモリ２及びＩＯ３をアクセスする場合
も、同様である。
【００１６】一方、図１において、ＣＰＵ１がバスｂに
接続されたメモリ２又はＩＯ３をアクセスする場合、バ
スｂは、ＣＰＵ１のみがアクセス可能であり、またＣＰ
Ｕ１に同期しているため、バス・アービトレーション及
び同期化によるオーバーヘッドなしに、メモリ２又はＩ
Ｏ３をアクセスすることができる。
接続されたメモリ２又はＩＯ３をアクセスする場合、バ
スｂは、ＣＰＵ１のみがアクセス可能であり、またＣＰ
Ｕ１に同期しているため、バス・アービトレーション及
び同期化によるオーバーヘッドなしに、メモリ２又はＩ
Ｏ３をアクセスすることができる。
【００１７】従って、図２の従来例では、バス・アービ
トレーション及び同期化によるオーバーヘッドが生じた
メモリ２又はＩＯ３へのアクセスに対し、図１のように
構成することにより、本発明ではそのオーバーヘッドを
なくすことができる。
トレーション及び同期化によるオーバーヘッドが生じた
メモリ２又はＩＯ３へのアクセスに対し、図１のように
構成することにより、本発明ではそのオーバーヘッドを
なくすことができる。
【００１８】
【発明の効果】以上説明したように本発明は、ＣＰＵの
みがアクセス可能なバス・アービトレーション回路を含
まないＣＰＵと同期したバスと、ＣＰＵ及びバス・マス
タがアクセス可能なバス・アービトレーション回路を含
む非同期なバスとの２つのバスで、バスシステムを構成
することによりＣＰＵのみがアクセス可能なメモリ又
は、ＩＯをアクセスする場合、バス・アービトレーショ
ン及び同期化によるオーバーヘッドをなくすことができ
る効果がある。
みがアクセス可能なバス・アービトレーション回路を含
まないＣＰＵと同期したバスと、ＣＰＵ及びバス・マス
タがアクセス可能なバス・アービトレーション回路を含
む非同期なバスとの２つのバスで、バスシステムを構成
することによりＣＰＵのみがアクセス可能なメモリ又
は、ＩＯをアクセスする場合、バス・アービトレーショ
ン及び同期化によるオーバーヘッドをなくすことができ
る効果がある。
【図１】本発明の一実施例のシステムブロック図であ
る。
る。
【図２】従来のパーソナルコンピュータのシステムブロ
ック図である。
ック図である。
１ ＣＰＵ ２ ＣＰＵ１のみがアクセス可能なメモリ ３ ＣＰＵ１のみがアクセス可能なＩＯ ４ バスマスタ ５ ＣＰＵ１及びバス・マスタ４がアクセス可能なメモ
リ ６ ＣＰＵ１及びバス・マスタ４がアクセス可能なＩＯ ７ バス・アービトレーション回路 ８ バス制御回路 ａ ＣＰＵ１及びバス・マスタ４がアクセス可能なバス ｂ ＣＰＵ１のみがアクセス可能なバス ｃ ＣＰＵ１のバス要求信号 ｄ ＣＰＵ１のバス使用許可信号
リ ６ ＣＰＵ１及びバス・マスタ４がアクセス可能なＩＯ ７ バス・アービトレーション回路 ８ バス制御回路 ａ ＣＰＵ１及びバス・マスタ４がアクセス可能なバス ｂ ＣＰＵ１のみがアクセス可能なバス ｃ ＣＰＵ１のバス要求信号 ｄ ＣＰＵ１のバス使用許可信号
Claims (3)
- 【請求項１】 ＣＰＵに同期したバスと、ＣＰＵに非同
期なバスとを有するパーソナルコンピュータのバス・シ
ステムであって、 ＣＰＵに同期したバスは、バス・アクセス権設定回路で
あるＣＰＵのみがアクセス可能なバス・アービトレーシ
ョン回路をもたないアドレス，データ，コントロール信
号を含むものであり、 ＣＰＵに非同期なバスは、ＣＰＵ及びＤＭＡを含むバス
・マスタがアクセス可能なバス・アービトレーション回
路をもつアドレス，データ，コントロール信号を含むも
のであることを特徴とするパーソナルコンピュータのバ
ス・システム。 - 【請求項２】 ＣＰＵに同期したバスには、ＣＰＵのみ
がアクセス可能なメモリと、ＣＰＵのみがアクセス可能
なＩＯとが接続されたものである請求項１に記載のパー
ソナルコンピュータのバス・システム。 - 【請求項３】 ＣＰＵに非同期なバスには、ＣＰＵ及び
バス・マスタがアクセス可能なメモリと、ＣＰＵ及びバ
ス・マスタがアクセス可能なＩＯとが接続されたもので
ある請求項１に記載のパーソナルコンピュータのバス・
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30970791A JPH05120221A (ja) | 1991-10-29 | 1991-10-29 | パーソナルコンピユータのバス・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30970791A JPH05120221A (ja) | 1991-10-29 | 1991-10-29 | パーソナルコンピユータのバス・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120221A true JPH05120221A (ja) | 1993-05-18 |
Family
ID=17996324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30970791A Pending JPH05120221A (ja) | 1991-10-29 | 1991-10-29 | パーソナルコンピユータのバス・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120221A (ja) |
-
1991
- 1991-10-29 JP JP30970791A patent/JPH05120221A/ja active Pending
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