JPH1145180A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH1145180A JPH1145180A JP9216025A JP21602597A JPH1145180A JP H1145180 A JPH1145180 A JP H1145180A JP 9216025 A JP9216025 A JP 9216025A JP 21602597 A JP21602597 A JP 21602597A JP H1145180 A JPH1145180 A JP H1145180A
- Authority
- JP
- Japan
- Prior art keywords
- data
- instruction
- storage device
- main storage
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】キャッシュミス時に要する主記憶装置へのアク
セス待ち時間による性能低下を回避するキャッシュ制御
方式の提供。 【解決手段】主記憶装置１と演算処理装置２はバス３を
介して接続されており、演算処理装置２は、主記憶装置
１から予めめ命令を取り出し格納しておくプリフェッチ
キュー４、プリフェッチキュー４に格納された命令を順
次実行する演算ユニット５、プリフェッチキュー４に格
納された命令により主記憶装置１からデータを取り込み
データバッファ７に転送するバッファ制御部６、演算ユ
ニット５が実行する命令で必要となる主記憶装置１上の
データの写しを格納するデータキャッシュメモリ８を備
えて構成される。
セス待ち時間による性能低下を回避するキャッシュ制御
方式の提供。 【解決手段】主記憶装置１と演算処理装置２はバス３を
介して接続されており、演算処理装置２は、主記憶装置
１から予めめ命令を取り出し格納しておくプリフェッチ
キュー４、プリフェッチキュー４に格納された命令を順
次実行する演算ユニット５、プリフェッチキュー４に格
納された命令により主記憶装置１からデータを取り込み
データバッファ７に転送するバッファ制御部６、演算ユ
ニット５が実行する命令で必要となる主記憶装置１上の
データの写しを格納するデータキャッシュメモリ８を備
えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、演算処理装置にお
けるキャッシュメモリ装置に関する。
けるキャッシュメモリ装置に関する。
【０００２】
【従来の技術】従来、キャッシュメモリを備えた演算処
理装置においては、キャッシュメモリの容量を大きくす
ることによりキャッシュのヒット率の向上を図り、キャ
ッシュアクセスのあったブロックの次のアドレス上のブ
ロックがアクセスされるものと予測して、予めキャッシ
ュメモリに取り込んでおく方式がとられている。例えば
特開平３−２９２５４８号公報には、キャッシュミスの
とき本来のアクセスに先行して主記憶装置からキャッシ
ュへのブロックデータの先取りを行うことにより、キャ
ッシュミス時に要する主記憶装置へのブロックアクセス
待ち時間による性能低下を軽減するようにした情報処理
装置の構成が提案されている。
理装置においては、キャッシュメモリの容量を大きくす
ることによりキャッシュのヒット率の向上を図り、キャ
ッシュアクセスのあったブロックの次のアドレス上のブ
ロックがアクセスされるものと予測して、予めキャッシ
ュメモリに取り込んでおく方式がとられている。例えば
特開平３−２９２５４８号公報には、キャッシュミスの
とき本来のアクセスに先行して主記憶装置からキャッシ
ュへのブロックデータの先取りを行うことにより、キャ
ッシュミス時に要する主記憶装置へのブロックアクセス
待ち時間による性能低下を軽減するようにした情報処理
装置の構成が提案されている。
【０００３】
【発明が解決しようとする課題】上記した従来のキャッ
シュ制御方式においては、キャッシュヒット率を上げて
主記憶装置に対するリードアクセスの頻度を下げること
により、性能の向上を図っていたが、キャッシュメモリ
容量の大容量化は、コストの増大という問題を招くこと
になる。
シュ制御方式においては、キャッシュヒット率を上げて
主記憶装置に対するリードアクセスの頻度を下げること
により、性能の向上を図っていたが、キャッシュメモリ
容量の大容量化は、コストの増大という問題を招くこと
になる。
【０００４】また、キャッシュアクセスのあったブロッ
クのアドレス上の次のブロックを予めキャッシュメモリ
に取り込んでおく方式は、次のブロックにリードアクセ
スが発生しない場合、キャッシュメモリ上にあった有効
なデータを置き換えてしまうこともあり、かえって性能
が悪くなる場合があるという問題点を有している。
クのアドレス上の次のブロックを予めキャッシュメモリ
に取り込んでおく方式は、次のブロックにリードアクセ
スが発生しない場合、キャッシュメモリ上にあった有効
なデータを置き換えてしまうこともあり、かえって性能
が悪くなる場合があるという問題点を有している。
【０００５】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、キャッシュミス時
に要する主記憶装置へのアクセス待ち時間による性能低
下を回避する、キャッシュ制御方式を提供することにあ
る。
なされたものであって、その目的は、キャッシュミス時
に要する主記憶装置へのアクセス待ち時間による性能低
下を回避する、キャッシュ制御方式を提供することにあ
る。
【０００６】
【発明を解決するための手投】前記目的を達成するた
め、本発明のキャッシュ制御方式は、主記憶装置の格納
データの一部の写しを格納するキャッシュメモリを有す
る演算処理装置において、前記演算処理装置が次に実行
する命令を予め取り込むプリフェッチキューと、前記プ
リフェッチキューに取り込まれた命令を順次実行する演
算ユニットと、前記主記憶装置から取り込むデータを格
納するデータバッファと、前記プリフェッチキューに取
り込まれた命令が前記主記憶装置からのデータの取り込
み命令である場合には、該命令のオペランドが示す前記
主記憶装置のアドレスからデータを前記データバッファ
に転送するバッファ制御部と、を備えたことを特徴とす
る。
め、本発明のキャッシュ制御方式は、主記憶装置の格納
データの一部の写しを格納するキャッシュメモリを有す
る演算処理装置において、前記演算処理装置が次に実行
する命令を予め取り込むプリフェッチキューと、前記プ
リフェッチキューに取り込まれた命令を順次実行する演
算ユニットと、前記主記憶装置から取り込むデータを格
納するデータバッファと、前記プリフェッチキューに取
り込まれた命令が前記主記憶装置からのデータの取り込
み命令である場合には、該命令のオペランドが示す前記
主記憶装置のアドレスからデータを前記データバッファ
に転送するバッファ制御部と、を備えたことを特徴とす
る。
【０００７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のキャッシュ制御方式は、その好ま
しい実施の形態において、主記憶装置（図１の１）の格
納データの一部の写しを格納するキャッシュメモリ（図
１の８）を有する演算処理装置（図１の２）において、
次に実行する命令をあらかじめ取り込むプリフェッチキ
ュー（図１の４）と、前記プリフェッチキューに取り込
まれた命令を順次実行する演算ユニット（図１の５）
と、主記憶装置（図１の１）から取り込むデータを格納
するデータバッファ（図１の７）と、前記プリフェッチ
キューに取り込まれた命令が主記憶装置からのデータの
取り込み命令である場合に、該命令のオペランドが示す
主記憶装置のアドレスからデータを前記データバッファ
に転送するバッファ制御部（図１の６）を備え、前記演
算ユニット（図１の５）で前記命令を実行する際に、前
記キャッシュメモリ（図１の８）にデータが存在すれば
前記キャッシュメモリからデータを読み出し、一方、前
記キャッシュメモリにデータが存在しない場合には、前
記バッファ制御部が前記主記憶装置から前記データバッ
ファ（図１の７）へ転送したデータを読み出す。
に説明する。本発明のキャッシュ制御方式は、その好ま
しい実施の形態において、主記憶装置（図１の１）の格
納データの一部の写しを格納するキャッシュメモリ（図
１の８）を有する演算処理装置（図１の２）において、
次に実行する命令をあらかじめ取り込むプリフェッチキ
ュー（図１の４）と、前記プリフェッチキューに取り込
まれた命令を順次実行する演算ユニット（図１の５）
と、主記憶装置（図１の１）から取り込むデータを格納
するデータバッファ（図１の７）と、前記プリフェッチ
キューに取り込まれた命令が主記憶装置からのデータの
取り込み命令である場合に、該命令のオペランドが示す
主記憶装置のアドレスからデータを前記データバッファ
に転送するバッファ制御部（図１の６）を備え、前記演
算ユニット（図１の５）で前記命令を実行する際に、前
記キャッシュメモリ（図１の８）にデータが存在すれば
前記キャッシュメモリからデータを読み出し、一方、前
記キャッシュメモリにデータが存在しない場合には、前
記バッファ制御部が前記主記憶装置から前記データバッ
ファ（図１の７）へ転送したデータを読み出す。
【０００８】本発明の実施の形態によれば、演算ユニッ
トで実行する命令で必要とするデータを前もってデータ
バッファに転送しておくことで、キャッシュミスヒット
時の主記憶装置へのアクセス待ちを少なくし、これによ
り性能を向上させるようにしたものである。
トで実行する命令で必要とするデータを前もってデータ
バッファに転送しておくことで、キャッシュミスヒット
時の主記憶装置へのアクセス待ちを少なくし、これによ
り性能を向上させるようにしたものである。
【０００９】
【実施例】本発明の実施例について図面を参照して以下
に詳細に説明する。図１は、本発明の一実施例の構成を
示す図である。図１を参照すると、本発明の一実施例に
おいて、主記憶装置１と演算処理装置２とはバス３を介
して接続されている。演算処理装置２は、主記憶装置１
から予め命令を取り出して格納しておくプリフェッチキ
ュー４と、プリフェッチキュー４に格納された命令を順
次実行する演算ユニット５と、プリフェッチキュー４に
格納された命令により主記憶装置１からデータを取り込
みデータバッファ７に転送するバッファ制御部６と、演
算ユニット５が実行する命令で必要となる主記憶装置１
上のデータの写しを格納するデータキャッシュメモリ８
と、を備えて構成される。
に詳細に説明する。図１は、本発明の一実施例の構成を
示す図である。図１を参照すると、本発明の一実施例に
おいて、主記憶装置１と演算処理装置２とはバス３を介
して接続されている。演算処理装置２は、主記憶装置１
から予め命令を取り出して格納しておくプリフェッチキ
ュー４と、プリフェッチキュー４に格納された命令を順
次実行する演算ユニット５と、プリフェッチキュー４に
格納された命令により主記憶装置１からデータを取り込
みデータバッファ７に転送するバッファ制御部６と、演
算ユニット５が実行する命令で必要となる主記憶装置１
上のデータの写しを格納するデータキャッシュメモリ８
と、を備えて構成される。
【００１０】次に、本発明の一実施例の動作について説
明する。
明する。
【００１１】プリフェッチキュー４は、演算ユニット５
が実行する命令をあらかじめ主記憶装置１から読み出し
格納している。バッファ制御部６は、プリフェッチキュ
ー４に格納された命令のうち該命令が主記憶装置１から
データを読み出す命令である場合、命令のオペラントが
示す主記憶装置１のアドレス上のデータをデータバッフ
ァ７へ転送する。
が実行する命令をあらかじめ主記憶装置１から読み出し
格納している。バッファ制御部６は、プリフェッチキュ
ー４に格納された命令のうち該命令が主記憶装置１から
データを読み出す命令である場合、命令のオペラントが
示す主記憶装置１のアドレス上のデータをデータバッフ
ァ７へ転送する。
【００１２】演算ユニット５は、データキャッシュメモ
リ８にデータが存在すれば、データキャッシュメモリ８
からデータを読み出し、データキャッシュメモリ８にデ
ータが存在しない場合には、バッファ制御部６が主記憶
装置１からデータバッファ７へ転送したデータを、デー
タバッファ７から読み出す。
リ８にデータが存在すれば、データキャッシュメモリ８
からデータを読み出し、データキャッシュメモリ８にデ
ータが存在しない場合には、バッファ制御部６が主記憶
装置１からデータバッファ７へ転送したデータを、デー
タバッファ７から読み出す。
【００１３】バッファ制御部６がデータバッファ７へ転
送したデータが、演算ユニット５で読み出すアドレスと
異なるものであれば、主記憶装置１からデータを読み出
す。
送したデータが、演算ユニット５で読み出すアドレスと
異なるものであれば、主記憶装置１からデータを読み出
す。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
演算ユニットで実行する命令で必要とするデータを前も
ってデータバッファに転送しておくことで、キャッシュ
ミスヒット時の主記憶装置へのアクセス待ちを少なく
し、これにより性能を向上させることができるという効
果を奏する。
演算ユニットで実行する命令で必要とするデータを前も
ってデータバッファに転送しておくことで、キャッシュ
ミスヒット時の主記憶装置へのアクセス待ちを少なく
し、これにより性能を向上させることができるという効
果を奏する。
【図１】本発明の一実施例の構成を示す図である。
１ 主記憶装置 ２ 演算処理装置 ３ バス ４ プリフェッチキュー ５ 演算ユニット ６ バッファ制御部 ７ データバッファ ８ データキャッシュメモリ
Claims (2)
- 【請求項１】主記憶装置の格納データの一部の写しを格
納するキャッシュメモリを有する演算処理装置におい
て、 前記演算処理装置が次に実行する命令を予め取り込むプ
リフェッチキューと、 前記プリフェッチキューに取り込まれた命令を順次実行
する演算ユニットと、 前記主記憶装置から取り込むデータを格納するデータバ
ッファと、 前記プリフェッチキューに取り込まれた命令が前記主記
憶装置からのデータの取り込み命令である場合には、該
命令のオペランドが示す前記主記憶装置のアドレスから
データを前記データバッファに転送するバッファ制御部
と、 を備えたことを特徴とするキャッシュ制御方式。 - 【請求項２】主記憶装置の格納データの一部の写しを格
納するキャッシュメモリの制御方式において、 演算処理装置が、次に実行する命令を予め取り込むプリ
フェッチキューと、 前記プリフェッチキューに取り込まれた命令を順次実行
する演算ユニットと、 前記主記憶装置から取り込むデータを格納するデータバ
ッファと、 前記プリフェッチキューに取り込まれた命令が前記主記
憶装置からのデータの取り込み命令である場合には、該
命令のオペランドが示す前記主記憶装置のアドレスから
データを前もって読み出し前記データバッファに転送す
るバッファ制御部と、を備え、 前記演算ユニットで前記命令を実行する際に、前記キャ
ッシュメモリにデータが存在すれば前記キャッシュメモ
リからデータを読み出し、一方、前記キャッシュメモリ
にデータが存在しない場合には、前記バッファ制御部が
前記主記憶装置から前記データバッファへ転送したデー
タを読み出す、ことを特徴とするキャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216025A JPH1145180A (ja) | 1997-07-25 | 1997-07-25 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216025A JPH1145180A (ja) | 1997-07-25 | 1997-07-25 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145180A true JPH1145180A (ja) | 1999-02-16 |
Family
ID=16682124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9216025A Pending JPH1145180A (ja) | 1997-07-25 | 1997-07-25 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015508192A (ja) * | 2012-01-23 | 2015-03-16 | クアルコム，インコーポレイテッド | 高時間的参照局所性のデータフィルバッファの排除防止 |
-
1997
- 1997-07-25 JP JP9216025A patent/JPH1145180A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015508192A (ja) * | 2012-01-23 | 2015-03-16 | クアルコム，インコーポレイテッド | 高時間的参照局所性のデータフィルバッファの排除防止 |
| US10114750B2 (en) | 2012-01-23 | 2018-10-30 | Qualcomm Incorporated | Preventing the displacement of high temporal locality of reference data fill buffers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |