JPH0227430A - 分岐命令のフェッチ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 主記憶部と、中央処理部（ＣＰＵ）と、主記憶部と上記
中央処理部（ＣＰＵ）の間はバスで接続され、該中央処
理部（ＣＰＵ）の中に、パイプライン構成をなす命令の
先取りを指示する命令フェッチ指示回路と１条件分岐命
令を検出し、分岐先命令のアドレスを指示する命令デコ
ーダと５分岐条件の成立を調べる分岐判定回路と、キャ
ッシュメモリとを備えたデータ処理システムにおける分
岐命令のフェッチ方式に関し、 分岐条件の不成立の場合に、分岐先命令の先行読み出し
によるキャッシュ部への登録により、キャッシュ部に登
録されているデータの一部が抹殺されてしまうこと、及
び不要な分岐先命令に対するムーブインにより、分岐し
ない側の命令フェッチでキャッシュ部に登録されていな
い命令を主記憶からムーブインする必要が生じても直ち
に該ムーブインを開始できないことにより、データ処理
が遅れることを解消することを目的とし、命令デコーダ
が分岐命令を検出し、分岐先の命令を先行して、上記命
令フェッチ指示回路がキャッシュ部に要求したとき、該
キャッシュ部にその命令が登録されていた時には、該キ
ャッシュ部から該分岐先命令を含む命令列を取り出すが
、キャッシュ部に命令が登録されていない時には、上記
分岐判定回路での分岐判定が出るまで、上記主記憶部に
ある分岐先命令を含む命令列を上記バスを通してキャッ
シュ部に登録することを抑止するように構成する。

〔産業上の利用分野〕

本発明は、主記憶部と、キャッシュ部を内蔵した中央処
理部（ＣＰＵ）とを備えたデータ処理システムで、条件
分岐命令がデコードされた時に、分岐先命令を主記憶か
らキャッシュ部に登録するときの制御方式に関する。

従来から、命令、及びデータのアドレスの分布に局所性
があることに着目し、データ処理システムの高速化を目
的として、主記憶部と中央処理部（ＣＰＬＩ）とを結ぶ
バスでのデータ転送を減らす為に、キャッシュメモリが
中央処理部（ＣＰＵ）に内蔵されている。

然し、分岐命令を実行した場合、必ずしも使用するとは
限らない分岐先の命令を先行ムーブインしており、本来
必要とするデータが該キャッシュ部から抹殺されてヒン
ト率を低下させることがあり、処理能力を低下させる要
因ともなっていることから、できる限り不必要なムーブ
インによるキャッシュメモリへの登録処理を抑止させる
ことが要求される。

〔従来の技術と発明が解決しようとする課題〕第４図は
従来の分岐先命令のフェッチ方式を説明する図である。

従来の命令フェッチ制御方式では、命令のデコードによ
り分岐命令を検出すると、該分岐命令の分岐条件の成立
、不成立に限らず、分岐先命令がキャッシュ部に存在す
るか否かを調べ、存在しない時には該キャッシュ部に登
録するように動作していた。

即ち、中央処理部（ＣＰＵ）　２の命令デコーダ５が条
件分岐命令を検出すると、その分岐条件成立時の分岐先
アドレスを命令アドレス発生部８で生成してキャッシュ
部アドレスレジスタ７３に送出すると共に、該命令デコ
ーダ５からの分岐命令を示す信号（ＢＲＤＥＣ）■が命
令フェッチ指示回路４に送出される。

該命令フェッチ指示回路４はキャッシュ制御回路７１に
対して命令アドレス有効信号（ＴＦＲＥＱ）を送出する
と、該分岐命令の実行結果に関係なく、該キャッシュｔ
ｉ制御回路７１はキャッシュ部７０内に該要求された命
令が登録されているかを調べ、有ればキャッシュ部レジ
スタ（ＤＡＴＡ）　７２を介して命令部レジスタ（ＤＡ
ＴＡ）　９に該命令を渡すが、若し無ければ（ヒツトミ
ス）１．該命令を含むｌブロックの命令群を該キャッシ
ュ部７０に登録する為に、バス３を介して主記憶１をア
クセス（ＭＡ）　してムーブイン処理に入り、該ムーブ
インデータを該バス３を介してキャッシュ部７０に登録
し、その１ブロツクの先頭にある分岐先命令をキャッシ
ュ部レジスタ（ＤＡＴＡ）　７２を介して命令部レジス
タ（ＤＡＴ＾）９に設定していた。

一方、命令実行部１０において、該条件分岐命令が実行
され、フラグ生成部１０ａにおいて分岐条件が生成され
、分岐判定回路６において、分岐条件の判定が行われ、
分岐が成功すると、分岐成功信号（ＢＲＡＳ）を、不成
功の場合には分岐不成功信号（ＢＲＡＰ）を、上記命令
フェッチ指示回路４に送出する。

通常、キャッシュ制御回路７１においては、上記命令ア
ドレス発生部８からのアドレスに基づいて、上記分岐先
命令の先取り処理と共に、分岐命令の次の命令の先取り
処理を行っているので、該命令フェッチ指示回路４にお
いては、上記分岐成功信号（ＢＲＡＳ）を受は取ると、
命令フェッチキャンセル信号（ＩＦＣＡＭ）を送出して
、分岐命令の次の命令の先取り処理結果をキャンセルす
る。

そして、上記キャッシュ部７０からは上記ムーブインし
た命令群の先頭にある、分岐先命令の続く命令列を順次
読み出していた。

又、分岐不成功の場合には、上記先取りしている分岐命
令側の命令列を命令部レジスタ９に取り出すようにして
いた。

従って、分岐条件が不成立の場合でも、不必要なキャッ
シュ部７０への登録の為のムーブイン動作を行うことに
なり、該キャッシュ部７０に登録されているデータの一
部が抹殺されてしまう点と、上記ムーブインによるバス
サイクル使用の為と、その間、分岐しない側の命令の先
取りの為の命令フェッチで、該キャッシュ部７０に登録
されていない命令を主記憶ｌからムーブインする必要が
生じても、直ちに、バスサイクル動作を開始できない点
とにより、データ処理を遅らせる要因になっていた。

本発明は上記従来の欠点に鑑み、主記憶部と。

中央処理部（ＣＰＵ）と、主記憶部と上記中央処理部（
ＣＰＵ）の間はバスで接続され、該中央処理部（ＣＰＵ
）の中に、パイプライン構成をなす命令の先取りを指示
する命令フェッチ指示回路と１条件分岐命令を検出し、
分岐先命令のアドレスを指示する命令デコーダと９分岐
条件の成立を調べる分岐判定回路と、キャッシュメモリ
とを備えたデータ処理システムにおいて、分岐先命令の
フェッチを行うのに、分岐命令を検出したとき、分岐条
件が成立する迄、ムーブインによって該分岐先命令を含
む命令列をキャッシュに登録する動作を抑止することで
、データ処理の高速化を図る分岐先命令のフェッチ方式
を提供することを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成された分岐先命令のフ
ェッチ方式によって解決される。

主記憶部と、中央処理部（ＣＰＵ）と、主記憶部と上記
中央処理部（ＣＰＵ）の間はバスで接続され、該中央処
理部（ＣＰＵ）の中に、パイプライン構成をなす命令の
先取りを指示する命令フェッチ指示回路と８条件分岐命
令を検出し、分岐先命令のアドレスを指示する命令デコ
ーダ）と１分岐条件の成立を調べる分岐判定回路と、キ
ャッシュメモリとを備えたデータ処理システムにおいて
、 上記命令デコーダが分岐命令を検出し、分岐先の命令を
先行して、上記命令フェッチ指示回路がキャッシュ制御
回路に要求したとき、キャッシュ部にその命令が登録さ
れていた時には、該キャッシュ部から該分岐先命令を含
む命令列を取り出すが、 キャッシュ部に命令が登録されていない時には、上記分
岐判定回路での分岐判定が出るまで、上記主記憶部にあ
る分岐先命令を含む命令列を上記バスを通してキャッシ
ュ部に登録することを抑止するように構成する。

〔作用〕

即ち、本発明によれば、主記憶部と、中央処理部（ＣＰ
Ｕ）と、主記憶部と上記中央処理部（ＣＰＵ）の間はバ
スで接続され、該中央処理部（ＣＰＵ）の中に、パイプ
ライン構成をなす命令の先取りを指示する命令フェッチ
指示回路と１条件分岐命令を検出し、分岐先命令のアド
レスを指示する命令デコーダ）と１分岐条件の成立を調
べる分岐判定回路と、キャッシュメモリとを備えたデー
タ処理システムにおいて、命令デコーダが条件分岐命令
を検出し、その分岐条件が成立した時の分岐先アドレス
を命令アドレス発生部で生成してキャッシュ部に送出し
、そのアドレス情報が有効であることを示す信号（ＩＦ
ＲＥＱ）を命令フェッチ指示回路からキャッシュ制御回
路に送出する・ キャッシュ制御回路が、該分岐先アドレスの命令がキャ
ッシュ部に登録されているか否かを調べている間に、分
岐判定回路において分岐条件の成立を調べている。

そして、キャッシュ部に、該当の分岐先の命令を含む命
令列が登録されている場合には、上記分岐判定回路によ
る分岐成立（ＢＲＡＳ）　、不成立（ＢＲＡＦ）の判定
を待つことなくキャッシュ部から該分岐先の命令を読み
出して命令部レジスタに設定する。

若し、該キャッシュ部に分岐先命令を含む命令列が登録
されていないことが分かった場合は、該分岐条件の成立
（ＢＲＡＳ）信号がくる迄の期間、該キャッシュ部に新
たな分岐先の命令を含む命令列を登録する為の、例えば
、ムーブイン動作（ＭＡ）によるバスサイクル動作の開
始を遅らせる。

このとき、分岐に失敗すれば、該分岐先の命令フェッチ
自体が無意味になるので、このムーブインによる該命令
列のキャッシュ部への登録を行わない。

このバスサイクル動作を遅らせる機構は、上記条件分岐
命令を検出（８ＲＤＥＣ）■してから分岐条件の成立、
不成立が判定される迄の期間を示す信号（ＢＲＣＩＩＣ
Ｌ）■により、例えば、上記ムーブイン動作を抑止する
ように機能させる。

そして、上記条件分岐が不成立の場合、キャッシュ部に
登録されていて、命令部レジスタに既に渡されている分
岐先命令は、命令フェッチ指示回路からの無効化信号（
ＩＮＶＡＬ）■で無効化する。

同様に、条件分岐が成立した場合には、前述のように、
先行して、図示していない、例えば、命令ブリフェッチ
キューに読み出されている分岐命令側の命令列を無効化
する。

このように機能するので、条件分岐が不成立のとき、不
必要な分岐先の命令列をキャッシュ部に登録するのを抑
止でき、ヒツト率の低下を抑止すると共に、ムーブイン
動作そのものを抑止した場合には、該ムーブインによに
バスサイクルの専有を抑止できるので、データ処理装置
の性能を向上させることができる効果がある。又、キャ
ッシュ部への登録動作そのものだけを制御するようにす
れば、分岐成立時のムーブイン動作を高速化できる効果
がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、第２図は
本発明による分岐先命令フェッチ方式の動作タイムチャ
ートであり、第３図は本発明による分岐先命令のフェッ
チ方式の動作フローであって、第１図に示しであるよう
に、分岐命令を検出■して、キャッシュ部７０に分岐先
の命令が登録されていないことが判明したとき、該分岐
命令を実行して、分岐条件の成立、不成立が判明する迄
、主記憶１に対するムーブイン動作、或いは、キャッシ
ュ部７０への登録動作を抑止する手段（ＢＲＣＩＩＣＬ
）■が本発明を実施するのに必要な手段である。

尚、企図を通して同じ符号は同じ対象物を示している。

以下、第１図、第２図によって本発明の分岐命令のフェ
ッチ方式を説明する。

本発明を実施しても、分岐先命令に対するフェッチの基
本的な動作は従来方式と特に変わることはないので省略
し、ここでは、キャッシュ部７０に分岐先の命令が登録
されていないときのムーブイン動作を中心にして説明す
る。

先ず、第１図に示した命令デコーダ５．命令実行部１０
でのパイプライン動作は、第２図（ａ）に示した流れに
従う。ここで、ＤＣはデコーダステジ、ＡＣはオペラン
ドデータのアドレス計算ステジ、ＯＦはオペランドフェ
ッチステージ、　ＯＥは演算ステージ、０−は演算結果
の書き込みステージで、ＩＦは分岐命令による命令ブリ
フェッチステージであって、前命令の演算結果に対する
該分岐命令の分岐条件の判定は“ＣＩｌに゛ステージで
行われる。

今、分岐命令のＤＣステージで分岐命令であることが検
出されると、命令フェッチ指示回路４にｒＲＲＤＥＣＪ
信号■が送出され、ＡＣステージで・その分岐先アドレ
スが命令アドレス生成部８で計算され１キャッシュ部ア
ドレスレジスタ７３に送出される。

命令フェッチ指示回路４においては、次のＩＦステージ
で、キャッシュ制御回路７１に分岐先命令のアドレスの
有効性を示す信号ｒｌＦＲＥＱ　Ｊと共に、本発明の前
述のｒＢＲｃＩＩｃＬＪ信号■を送出する。

該キャッシュ制御回路７１においては、該ｒＢＲＣ）Ｉ
ｃＬ　Ｊ信号■を受信しているときに、キャッシュ部７
０をアクセスして、該分岐先命令が登録されているか否
かを検索し、上記分岐先アドレスに対するミスヒツトを
検出しても、本発明においては、例えば、ムーブイン（
ＭＡ）動作を抑止するように機能させる。

そして、上記の°ＣＩＩＫ’　ステージで、分岐成功を
示す信号ｒ　ＢＲＡＳ　Ｊ■を分岐判定回路６から受信
すると、上記ｒ　ＢＲＣＨＣＬ　Ｊ信号■をリセットし
て、上記、抑止していたムーブイン（ＭＡ）動作をを開
始させる。（第２図（ｃ）の動作タイムチャート参照）
上記の分岐先アドレスに対するキャッシュ部７０に対す
るアクセスで、ヒツトを検出した場合には、第２図（ｂ
）の動作タイムチャートに示されているように、即、上
記ｒ　ＩＦＲＥ口」信号と、　　ｒＢＲｃｌｌＣＬＪ信
号■とをリセットして、該分岐先の命令をキャッシュ部
レジスタ（口＾ＴＡ）　？２を介して、命令部レジスタ
（ＤＡＴＡ）　９に設定し、上記の“ＣＨＫ’　ステー
ジで、分岐成功を示す信号ｒ　ＢＲＡＳ　Ｊ■を分岐判
定回路６から受信すると、該分岐先命令の実行開始を指
示する。

上記のキャッシュ部７０に対するアクセスで、キャツシ
ュヒツトを受信して、該分岐先命令を命令部レジスタ９
に設定しているときに、上記’ＣＨに”ステージで、分
岐不成功を示す信号ｒ　ＢＲＡＦ　Ｊ■を分岐判定回路
６から受信すると、第２図（ｅ）に示すようにｒｌＮＶ
ＡＬ　Ｊ信号■を発行して、該命令部レジスタ９に設定
されている分岐先命令を無効化し、図示していない命令
ブリフェッチキューに先取りしている分岐命令側の命令
列を命令実行部１０に取り込むように機能させる。

上記のキャッシュ部７０に対するアクセスで、キャツシ
ュヒツトミスを受信しており、且つ上記’ＣＨＫ’　ス
テージで、分岐不成功を示すｒ　ＢＲＡＰ　Ｊ信号■を
分岐判定回路６から受信したときは、第２図（ｆ）に示
すように、ｒｌＦｃＡＮ　Ｊ信号■を発行して、前述の
ｒｌＦＲＥＱ　Ｊ信号、　　ｒ　ＢＲＣＩＩＣＬ　Ｊ信
号■をキャンセルして、上記と同じように、分岐命令側
の命令列を取り込むように動作する。

上記の動作をフローで示したものが、第３図の動作フロ
ーであって、ステップ５５，５６．５７で示した処理、
即ち、キャッシュ部７０に分岐先命令が登録されていな
いとき（即ち、ヒツトミスのとき）でも、分岐命令の条
件判定（ステップ５２参照）結果を待って主記憶ｌに対
するアクセス、即ち、ムーブイン（ＭＡ）動作を開始さ
せる処理が本発明の手段である。

尚、上記実施例においては、分岐命令が検出されたとき
、命令フェッチ指示回路４からキャッシュ制御回路７１
に送出するｒ　ＢＲＣＨＣＬ　Ｊ信号■により、ミスヒ
ツト時に必要とするムーブイン（ＭＡ）動作を抑止する
例で説明したが、ムーブイン（ＭＡ）動作そのものは先
行させておいて、キャッシュ部７０への登録動作のみを
抑止するようにしても良いことはいう迄もないことであ
る。

この場合、バス３を使用するので、分岐しない側の命令
フェッチでキャッシュ部７０に登録されていない命令を
主記憶１からムーブインする必要が生じたとき、待ち合
わせとなるが、分岐成功時の分岐先命令のフェッチを高
速化できる利点が得られる。

このように、本発明は、主記憶部と、中央処理部（ＣＰ
Ｕ）と、主記憶部と上記中央処理部（ＣＰＵ）の間はバ
スで接続され、該中央処理部（ＣＰＵ）の中に、パイプ
ライン構成をなす命令の先取りを指示する命令フェッチ
指示回路と１条件分岐命令を検出し、分岐先命令のアド
レスを指示する命令デコーダと。

分岐条件の成立を調べる分岐判定回路と、キャッシュメ
モリとを備えたデータ処理システムにおける分岐命令の
フェッチ方式において、キャッシュメモリに分岐先命令
が登録されていなくても（ミスヒツト）、該分岐命令の
分岐条件の成立、不成立の判定が決まる迄、例えば、ム
ーブイン動作を抑止するようにして、分岐不成立時に、
キャッシュメモリの中のデータの一部が抹消されるのを
抑止するようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の分岐先命令のフ
ェッチ方式は、主記憶部と、中央処理部（ＣＰＵ）と、
主記憶部と上記中央処理部（ＣＰＵ）の間はバスで接続
され、該中央処理部（ＣＰＵ）の中に、パイプライン構
成をなす命令の先取りを指示する命令フェッチ指示回路
と１条件分岐命令を検出し、分岐先命令のアドレスを指
示する命令デコーダと。

分岐条件の成立を調べる分岐判定回路と、キャッシュメ
モリとを備えたデータ処理システムにおける分岐命令の
フェッチ方式において、命令デコーダが分岐命令を検出
し、分岐先の命令を先行して、上記命令フェッチ指示回
路がキャッシュ部に要求したとき・該キャッシュ部にそ
の命令が登録されていた時には、該キャッシュ部から該
分岐先命令を含む命令列を取り出すが、キャッシュ部に
命令が登録されていない時には、上記分岐判定回路での
分岐判定が出るまで、上記主記憶部にある分岐先命令を
含む命令列を上記バスを通してキャッシュ部に登録する
ことを抑止するようにしたものであるので、条件分岐が
不成立のとき、不必要な分岐先の命令列をキャッシュ部
に登録するのを抑止でき、ヒント率の低下を抑止すると
共に、ムーブイン動作そのものを抑止した場合には、該
ムーブインによにバスサイクルの専有を抑止できるので
、データ処理装置の性能を向上させることができる効果
がある。又、キャッシュ部への登録動作そのものだけを
制御するようにすれば、分岐成立時のムーブイン動作を
高速化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は本発明による分岐先命令フェッチ方式の動作タ
イムチャート。 第３図は本発明による分岐先命令のフェッチ方式の動作
フロー 第４図は従来の分岐先命令のフェッチ方式を説明する図
。 である。 ン。 ＭＡはムーブイン動作。 ＢＲＣ）ＩＣＬはキャッシュ部７０への登録動作を抑止
す■ る手段、又は信号り。 ■〜■は制御信号、又は単に信号。 をそれぞれ示す。 図面において、 １は主記憶、　　　　　　３はバス。 ４は命令フェッチ指示回路。 ５は命令デコーダ、　　６は分岐判定回路。 ７はキャッシュメモリ。 ７０はキャッシュ部、７１はキャッシュ制御回路。 ７２はキャッシュ部レジスタ（ＤＡＴＡ）　。 ７３はキャッシュ部アドレスレジスタ。 ８は命令アドレス発生部。 ９は命令部レジスタ（ＤＡＴＡ）　。 １０は命令実行部、　　　　１０ａはフラグ生成部。 ５０〜５８は処理ステップ。 ＤＣ，ＡＣ，ＯＦ、　ＯＥ、　ＯＷ、　ＩＰ、　ＣＨＫ
はパイプラインの各ステノ＼°イブライ゛７ｔつＪＴ− （ｃＬ） か交ｉｐ刀惰ヤヅンエヒ、斗よ、７シエ１（トトテニタ
ｙｔ鋒ぐ昶ｚ４イ夫貢乳）杢斃ｇ月［−Ｊる冷嬉支−１
．ｆｇ酬冷フエ・・、ケ方戎゛の會力存タイムラヤーＦ
半２閃　Ｃその１） イ（発４月によるΔト山支シヒ’ｔ＋フェッケ方デ（の
噌カ１丁タ仏ケＶ−）キ２　図　（での２） 公敞矢改・キτソシュヒ・ノド Ｃａ） 不発１月（Ｊ己を１文先補μト２二、７ケ方戎の噛つづ
）タ仏チマーＨ集２図　（９鵡） ４Ｐそ１１１月１するか愛犬４〜”ｓｈ）工、ッナオＡ
’の争力４アフ〇−纂　　３　　（２）

Claims (1)

1. 【特許請求の範囲】 主記憶部（１）と、中央処理部（ＣＰＵ）（２）と、主
   記憶部（１）と上記中央処理部（ＣＰＵ）（２）の間は
   バス（３）で接続され、該中央処理部（ＣＰＵ）（２）
   の中に、パイプライン構成をなす命令の先取りを指示す
   る命令フェッチ指示回路（４）と、条件分岐命令を検出
   し、分岐先命令のアドレスを指示する命令デコーダ）（
   ５）と、分岐条件の成立を調べる分岐判定回路（６）と
   、キャッシュメモリ（７）とを備えたデータ処理システ
   ムにおいて、 上記命令デコーダ（５）が分岐命令を検出（［１］）し
   、分岐先の命令を先行して、上記命令フェッチ指示回路
   （４）がキャッシュ制御回路（７１）に要求したとき、
   キャッシュ部（７１）にその命令が登録されていた時に
   は、該キャッシュ部（７１）から該分岐先命令を含む命
   令列を取り出すが、 キャッシュ部（７１）に命令が登録されていない時には
   、上記分岐判定回路（６）での分岐判定が出るまで、上
   記主記憶部（１）にある分岐先命令を含む命令列を上記
   バス（３）を通してキャッシュ部（７０）に登録するこ
   とを抑止（［２］）することを特徴とする分岐命令のフ
   ェッチ方式。