JP2842313B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2842313B2 JP2842313B2 JP7201404A JP20140495A JP2842313B2 JP 2842313 B2 JP2842313 B2 JP 2842313B2 JP 7201404 A JP7201404 A JP 7201404A JP 20140495 A JP20140495 A JP 20140495A JP 2842313 B2 JP2842313 B2 JP 2842313B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置へのアクセ
スに対しアドレス変換バッファによって論理アドレスか
ら実アドレスへの変換を行なう仮想記憶方式の複数のプ
ロセッサを備える情報処理装置に関し、特にアドレス変
換バッファの変換情報の消去制御に特徴を有する情報処
理装置に関する。
スに対しアドレス変換バッファによって論理アドレスか
ら実アドレスへの変換を行なう仮想記憶方式の複数のプ
ロセッサを備える情報処理装置に関し、特にアドレス変
換バッファの変換情報の消去制御に特徴を有する情報処
理装置に関する。
【０００２】
【従来の技術】情報処理装置における仮想記憶方式は、
主記憶装置の容量制限を越えて十分に広いアドレス空間
を確保するために、補助記憶を利用して論理的な仮想ア
ドレス空間を考え、この仮想アドレス空間を主記憶装置
の実アドレスに割当ててプログラムの実行を行うもので
ある。仮想記憶方式においては、プログラムやデータを
ページあるいはセグメントと呼ばれる記憶単位に分割
し、命令の実行に必要な部分を主記憶装置上に置き、残
りの部分は補助記憶上に置く形にして、必要なときに必
要な部分を主記憶装置上に転送する。主記憶装置上では
プログラムはばらばらに配置され、アドレス変換バッフ
ァ内に保持した仮想アドレスから実アドレスへの変換テ
ーブルによって管理される。この変換テーブルは、プロ
グラムが実行されるとき、主記憶装置のアクセスのたび
に参照されて、仮想アドレスから実アドレスへの変換が
行われる。また、論理アドレスに対する実アドレスの割
り当てを解除する必要が生じた場合には、アドレス変換
バッファの必要な変換情報が削除される。
主記憶装置の容量制限を越えて十分に広いアドレス空間
を確保するために、補助記憶を利用して論理的な仮想ア
ドレス空間を考え、この仮想アドレス空間を主記憶装置
の実アドレスに割当ててプログラムの実行を行うもので
ある。仮想記憶方式においては、プログラムやデータを
ページあるいはセグメントと呼ばれる記憶単位に分割
し、命令の実行に必要な部分を主記憶装置上に置き、残
りの部分は補助記憶上に置く形にして、必要なときに必
要な部分を主記憶装置上に転送する。主記憶装置上では
プログラムはばらばらに配置され、アドレス変換バッフ
ァ内に保持した仮想アドレスから実アドレスへの変換テ
ーブルによって管理される。この変換テーブルは、プロ
グラムが実行されるとき、主記憶装置のアクセスのたび
に参照されて、仮想アドレスから実アドレスへの変換が
行われる。また、論理アドレスに対する実アドレスの割
り当てを解除する必要が生じた場合には、アドレス変換
バッファの必要な変換情報が削除される。
【０００３】仮想記憶方式は、主記憶装置を共有する複
数のプロセッサを有する情報処理装置においても利用さ
れており、以下、従来の情報処理装置における主記憶装
置へのアクセス及びアドレス変換情報の消去について説
明する。
数のプロセッサを有する情報処理装置においても利用さ
れており、以下、従来の情報処理装置における主記憶装
置へのアクセス及びアドレス変換情報の消去について説
明する。
【０００４】図４は、２個のプロセッサからなる従来の
情報処理装置の構成を示す図である。アドレス変換バッ
ファ１１４及び１２４は、論理アドレスから実アドレス
への変換を高速に行うために、論理ページアドレスとこ
れに対応した実ページアドレスの情報を対にして予め保
持している。
情報処理装置の構成を示す図である。アドレス変換バッ
ファ１１４及び１２４は、論理アドレスから実アドレス
への変換を高速に行うために、論理ページアドレスとこ
れに対応した実ページアドレスの情報を対にして予め保
持している。
【０００５】命令解析部１１１が解析した命令が、主記
憶装置１０１の読みだし及び書き込みを伴う場合、論理
アドレスを信号線１１５によりアドレス変換バッファ索
引制御部１１２に出力する。アドレス変換バッファ索引
制御部１１２は、論理アドレスを信号線１１６によりア
ドレス変換バッファ１１４に送出し、アドレス変換バッ
ファ１１４は論理ページアドレスで索引して一致する情
報が存在すれば対応する実ページアドレスを信号線１１
７により返送する。アドレス変換バッファ索引制御部１
１２は、該実ページアドレスとページ内相対アドレスを
組み合わせて実アドレスとして主記憶装置１０１に出力
する。
憶装置１０１の読みだし及び書き込みを伴う場合、論理
アドレスを信号線１１５によりアドレス変換バッファ索
引制御部１１２に出力する。アドレス変換バッファ索引
制御部１１２は、論理アドレスを信号線１１６によりア
ドレス変換バッファ１１４に送出し、アドレス変換バッ
ファ１１４は論理ページアドレスで索引して一致する情
報が存在すれば対応する実ページアドレスを信号線１１
７により返送する。アドレス変換バッファ索引制御部１
１２は、該実ページアドレスとページ内相対アドレスを
組み合わせて実アドレスとして主記憶装置１０１に出力
する。
【０００６】同様に、命令解析部１２１が解析した命令
が、主記憶装置１０１の読みだし及び書き込みを伴う場
合、論理アドレスを信号線１２５によりアドレス変換バ
ッファ索引制御部１２２に出力する。アドレス変換バッ
ファ索引制御部１２２は、論理アドレスを論理ページア
ドレス及びページ内相対アドレスに分離して、論理ペー
ジアドレスを信号線１２６によりアドレス変換バッファ
１２４に送出し、アドレス変換バッファ１２４は論理ペ
ージを索引して一致する情報が存在すれば対応する実ペ
ージアドレスを信号線１２７により返送する。アドレス
変換バッファ索引制御部１２２は、該実ページアドレス
とページ内相対アドレスを組み合わせて実アドレスとし
て主記憶装置１０１に出力する。
が、主記憶装置１０１の読みだし及び書き込みを伴う場
合、論理アドレスを信号線１２５によりアドレス変換バ
ッファ索引制御部１２２に出力する。アドレス変換バッ
ファ索引制御部１２２は、論理アドレスを論理ページア
ドレス及びページ内相対アドレスに分離して、論理ペー
ジアドレスを信号線１２６によりアドレス変換バッファ
１２４に送出し、アドレス変換バッファ１２４は論理ペ
ージを索引して一致する情報が存在すれば対応する実ペ
ージアドレスを信号線１２７により返送する。アドレス
変換バッファ索引制御部１２２は、該実ページアドレス
とページ内相対アドレスを組み合わせて実アドレスとし
て主記憶装置１０１に出力する。
【０００７】情報処理装置の資源を管理するソフトウェ
アは、論理ページに対する実ページの割り当てを解除す
る場合、アドレス変換バッファの変換情報消去命令を実
行する。命令解析部１１１又は１２１でアドレス変換バ
ッファの変換情報消去命令が出現すると、情報処理装置
内の全てのアドレス変換バッファから命令で指定された
ページの情報を消去するために、該命令解析部はアドレ
ス変換バッファ消去制御部１１３及び１２３に対し信号
線１０３を経由して指示を出す。アドレス変換バッファ
消去制御部１１３及び１２３は信号線１０３からの指示
に基づき、それぞれアドレス変換バッファ１１４及び１
２４に対し、信号線１１８及び１２８を経由して消去す
べき論理ページの情報を送出すると共に、アドレス変換
バッファの消去中であることをそれぞれ信号線１１９及
び１２９によって命令実行停止制御部１０４に伝える。
アは、論理ページに対する実ページの割り当てを解除す
る場合、アドレス変換バッファの変換情報消去命令を実
行する。命令解析部１１１又は１２１でアドレス変換バ
ッファの変換情報消去命令が出現すると、情報処理装置
内の全てのアドレス変換バッファから命令で指定された
ページの情報を消去するために、該命令解析部はアドレ
ス変換バッファ消去制御部１１３及び１２３に対し信号
線１０３を経由して指示を出す。アドレス変換バッファ
消去制御部１１３及び１２３は信号線１０３からの指示
に基づき、それぞれアドレス変換バッファ１１４及び１
２４に対し、信号線１１８及び１２８を経由して消去す
べき論理ページの情報を送出すると共に、アドレス変換
バッファの消去中であることをそれぞれ信号線１１９及
び１２９によって命令実行停止制御部１０４に伝える。
【０００８】アドレス変換バッファ１１４及び１２４は
それぞれ信号線１１８及び１２８で指示された論理ペー
ジの実ページアドレスへの対応情報を消去する。また命
令実行停止制御部１０４は、何れかのアドレス変換バッ
ファ消去制御部がアドレス変換バッファの消去中の場
合、信号線１０５により情報処理装置内の全てのプロセ
ッサの命令解析部に命令の実行停止を指示し、アドレス
変換バッファの変換情報消去命令の実行以後に情報処理
装置内で行われる論理アドレスから実アドレスへの変換
の同一性を保証する。
それぞれ信号線１１８及び１２８で指示された論理ペー
ジの実ページアドレスへの対応情報を消去する。また命
令実行停止制御部１０４は、何れかのアドレス変換バッ
ファ消去制御部がアドレス変換バッファの消去中の場
合、信号線１０５により情報処理装置内の全てのプロセ
ッサの命令解析部に命令の実行停止を指示し、アドレス
変換バッファの変換情報消去命令の実行以後に情報処理
装置内で行われる論理アドレスから実アドレスへの変換
の同一性を保証する。
【０００９】
【発明が解決しようとする課題】このような従来の複数
プロセッサを有する情報処理装置においては、複数存在
するプロセッサのいずれかでアドレス変換バッファの変
換情報消去命令が出現すると、全てのプロセッサのアド
レス変換バッファの消去動作が終了するまで、該命令の
実行は完了せず、この間全てのプロセッサで命令の実行
が停止する欠点があった。
プロセッサを有する情報処理装置においては、複数存在
するプロセッサのいずれかでアドレス変換バッファの変
換情報消去命令が出現すると、全てのプロセッサのアド
レス変換バッファの消去動作が終了するまで、該命令の
実行は完了せず、この間全てのプロセッサで命令の実行
が停止する欠点があった。
【００１０】本発明は、上記従来の問題点を解決するた
めになされたものであり、アドレス変換バッファの変換
情報の消去命令の実行中であっても、主記憶装置に対す
るアクセス命令の実行を停止することなく制御すること
により、アドレス変換バッファ消去中における他のプロ
セッサからの命令実行時間を短縮し、これにより、命令
処理能力を向上させることができる複数のプロセッサを
有する情報処理装置を提供することを目的とする。
めになされたものであり、アドレス変換バッファの変換
情報の消去命令の実行中であっても、主記憶装置に対す
るアクセス命令の実行を停止することなく制御すること
により、アドレス変換バッファ消去中における他のプロ
セッサからの命令実行時間を短縮し、これにより、命令
処理能力を向上させることができる複数のプロセッサを
有する情報処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、主記憶装置へのアクセスに対しアドレス
変換バッファによって論理アドレスから実アドレスへの
変換を行なう仮想記憶方式の複数のプロセッサを備える
情報処理装置において、前記各プロセッサは、命令を解
析して、前記主記憶装置へのアクセス命令の場合に前記
主記憶装置の論理アドレスを出力し、前記アドレス変換
バッファの消去命令の場合に消去指示を出力する命令解
析手段と、前記命令解析手段からの論理アドレスを、前
記アドレス変換バッファの変換情報を参照して対応する
実アドレスに変換し、前記主記憶装置へ出力する索引処
理を行なう索引手段と、前記命令解析手段からの消去指
示によって前記アドレス変換バッファの変換情報を消去
する消去手段とを備え、前記索引手段は、前記命令解析
手段から出力された論理アドレスが、前記消去の対象と
なっている論理アドレスの範囲に含まれる場合には前記
アドレス変換バッファの変換情報の索引処理を行わず、
含まれない場合には前記変換情報の消去完了を待ち合わ
せて前記アドレス変換バッファの索引処理を行う構成と
している。
め、本発明は、主記憶装置へのアクセスに対しアドレス
変換バッファによって論理アドレスから実アドレスへの
変換を行なう仮想記憶方式の複数のプロセッサを備える
情報処理装置において、前記各プロセッサは、命令を解
析して、前記主記憶装置へのアクセス命令の場合に前記
主記憶装置の論理アドレスを出力し、前記アドレス変換
バッファの消去命令の場合に消去指示を出力する命令解
析手段と、前記命令解析手段からの論理アドレスを、前
記アドレス変換バッファの変換情報を参照して対応する
実アドレスに変換し、前記主記憶装置へ出力する索引処
理を行なう索引手段と、前記命令解析手段からの消去指
示によって前記アドレス変換バッファの変換情報を消去
する消去手段とを備え、前記索引手段は、前記命令解析
手段から出力された論理アドレスが、前記消去の対象と
なっている論理アドレスの範囲に含まれる場合には前記
アドレス変換バッファの変換情報の索引処理を行わず、
含まれない場合には前記変換情報の消去完了を待ち合わ
せて前記アドレス変換バッファの索引処理を行う構成と
している。
【００１２】また、好ましい態様では、前記消去手段
は、変換情報の消去を完了するまで消去の対象となって
いる論理アドレスの範囲を示す消去アドレス情報を前記
索引手段に通知し、前記索引手段は、前記消去アドレス
情報が無効である場合、前記命令解析手段から出力され
た論理アドレスに対する前記索引処理を行ない、前記消
去アドレス情報が有効である場合、前記命令解析手段か
ら出力された論理アドレスが、前記消去アドレス情報の
範囲に含まれる場合に前記アドレス変換バッファの変換
情報の参照を行わず、含まれない場合には前記変換情報
の消去完了を待ち合わせて前記アドレス変換バッファの
索引処理を行う構成としている。
は、変換情報の消去を完了するまで消去の対象となって
いる論理アドレスの範囲を示す消去アドレス情報を前記
索引手段に通知し、前記索引手段は、前記消去アドレス
情報が無効である場合、前記命令解析手段から出力され
た論理アドレスに対する前記索引処理を行ない、前記消
去アドレス情報が有効である場合、前記命令解析手段か
ら出力された論理アドレスが、前記消去アドレス情報の
範囲に含まれる場合に前記アドレス変換バッファの変換
情報の参照を行わず、含まれない場合には前記変換情報
の消去完了を待ち合わせて前記アドレス変換バッファの
索引処理を行う構成としている。
【００１３】さらに、上記目的を達成するため、本発明
は、主記憶装置へのアクセスに対しアドレス変換バッフ
ァによって論理アドレスから実アドレスへの変換を行な
う仮想記憶方式の複数のプロセッサを備える情報処理装
置において、前記各プロセッサは、前記主記憶装置への
アクセス命令で示される論理アドレスを、前記アドレス
変換バッファの変換情報を参照して対応する実アドレス
に変換し、前記主記憶装置へ出力する索引処理を行なう
索引手段と、前記アドレス変換バッファの消去命令によ
って前記アドレス変換バッファの変換情報を消去する消
去手段とを備え、前記索引手段は、前記主記憶装置へア
クセスする論理アドレスが、前記消去手段による前記ア
ドレス変換バッファの消去範囲に含まれる場合には前記
アドレス変換バッファの変換情報の参照を行わず、含ま
れない場合には前記変換情報の消去完了を待ち合わせて
前記アドレス変換バッファの索引処理を行う構成として
いる。
は、主記憶装置へのアクセスに対しアドレス変換バッフ
ァによって論理アドレスから実アドレスへの変換を行な
う仮想記憶方式の複数のプロセッサを備える情報処理装
置において、前記各プロセッサは、前記主記憶装置への
アクセス命令で示される論理アドレスを、前記アドレス
変換バッファの変換情報を参照して対応する実アドレス
に変換し、前記主記憶装置へ出力する索引処理を行なう
索引手段と、前記アドレス変換バッファの消去命令によ
って前記アドレス変換バッファの変換情報を消去する消
去手段とを備え、前記索引手段は、前記主記憶装置へア
クセスする論理アドレスが、前記消去手段による前記ア
ドレス変換バッファの消去範囲に含まれる場合には前記
アドレス変換バッファの変換情報の参照を行わず、含ま
れない場合には前記変換情報の消去完了を待ち合わせて
前記アドレス変換バッファの索引処理を行う構成として
いる。
【００１４】さらに、好ましい態様では、前記消去手段
は、変換情報の消去を完了するまで消去の対象となって
いる論理アドレスの範囲を示す消去アドレス情報を前記
索引手段に通知し、前記索引手段は、前記消去アドレス
情報が無効である場合、前記論理アドレスに対する前記
索引処理を行ない、前記消去アドレス情報が有効である
場合、前記論理アドレスが、前記消去アドレス情報の範
囲に含まれる場合に前記アドレス変換バッファの変換情
報の参照を行わず、含まれない場合には前記変換情報の
消去完了を待ち合わせて前記アドレス変換バッファの索
引処理を行う構成としている。
は、変換情報の消去を完了するまで消去の対象となって
いる論理アドレスの範囲を示す消去アドレス情報を前記
索引手段に通知し、前記索引手段は、前記消去アドレス
情報が無効である場合、前記論理アドレスに対する前記
索引処理を行ない、前記消去アドレス情報が有効である
場合、前記論理アドレスが、前記消去アドレス情報の範
囲に含まれる場合に前記アドレス変換バッファの変換情
報の参照を行わず、含まれない場合には前記変換情報の
消去完了を待ち合わせて前記アドレス変換バッファの索
引処理を行う構成としている。
【００１５】
【作 用】上記構成において、命令解析手段にアドレス
変換バッファの消去命令が送られると、命令解析手段
は、これを解析し、消去手段に消去指示信号を出力す
る。消去指示信号を受けた消去手段は、アドレス変換バ
ッファにアクセスして消去指示信号により指定された領
域の変換情報を消去する。また消去手段は、この消去処
理の間、消去の対象となっている論理アドレスの範囲を
示す情報を含む消去アドレス信号を索引手段に対し出力
し続ける。索引手段は、消去アドレス信号が有効となっ
ている間、命令解析手段から主記憶装置の論理アドレス
を入力すると、該論理アドレスを、消去アドレス信号の
論理アドレス範囲と比較し、該論理アドレスが消去の対
象となっているか否かを判断する。判断の結果、該論理
アドレスが、前記消去の対象となっている論理アドレス
範囲に含まれる場合には、アドレス変換バッファの変換
情報の参照を行っても対応する実アドレスを得られない
ので、これを参照せずに変換不成功とする。該論理アド
レスが、前記消去の対象となっている論理アドレス範囲
に含まれない場合には、変換情報の消去処理の完了を待
ち合わせてからアドレス変換バッファの参照を行う。こ
れらの動作は、各プロセッサ毎に独立して行われるた
め、他のプロセッサにおける変換情報の消去の完了を待
つことなく、各プロセッサにおいて次の命令を処理する
ことができる。
変換バッファの消去命令が送られると、命令解析手段
は、これを解析し、消去手段に消去指示信号を出力す
る。消去指示信号を受けた消去手段は、アドレス変換バ
ッファにアクセスして消去指示信号により指定された領
域の変換情報を消去する。また消去手段は、この消去処
理の間、消去の対象となっている論理アドレスの範囲を
示す情報を含む消去アドレス信号を索引手段に対し出力
し続ける。索引手段は、消去アドレス信号が有効となっ
ている間、命令解析手段から主記憶装置の論理アドレス
を入力すると、該論理アドレスを、消去アドレス信号の
論理アドレス範囲と比較し、該論理アドレスが消去の対
象となっているか否かを判断する。判断の結果、該論理
アドレスが、前記消去の対象となっている論理アドレス
範囲に含まれる場合には、アドレス変換バッファの変換
情報の参照を行っても対応する実アドレスを得られない
ので、これを参照せずに変換不成功とする。該論理アド
レスが、前記消去の対象となっている論理アドレス範囲
に含まれない場合には、変換情報の消去処理の完了を待
ち合わせてからアドレス変換バッファの参照を行う。こ
れらの動作は、各プロセッサ毎に独立して行われるた
め、他のプロセッサにおける変換情報の消去の完了を待
つことなく、各プロセッサにおいて次の命令を処理する
ことができる。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例による情報処理装置
の構成を示すブロック図である。本実施例の情報処理装
置は、２個のプロセッサ１０，２０を備える構成となっ
ている。
説明する。図１は本発明の一実施例による情報処理装置
の構成を示すブロック図である。本実施例の情報処理装
置は、２個のプロセッサ１０，２０を備える構成となっ
ている。
【００１７】アドレス変換バッファ１４及び２４は、論
理アドレスから実アドレスへの変換を高速に行うため
に、論理アドレスページとこれに対応した実ページアド
レスの情報を予め保持している。
理アドレスから実アドレスへの変換を高速に行うため
に、論理アドレスページとこれに対応した実ページアド
レスの情報を予め保持している。
【００１８】命令解析部１１が解析した命令が、主記憶
装置３０の読み出しおよび書き込みを伴う場合、論理ア
ドレスを信号線１５によりアドレス変換バッファ索引制
御部１２に出力する。アドレス変換バッファ索引制御部
１２は、論理アドレスを論理ページアドレス及びページ
内相対アドレスに分離して、論理ページアドレスを信号
線１６によりアドレス変換バッファ１４に送出し、アド
レス変換バッファ１４は論理ページアドレスで索引して
一致する情報が存在すれば対応する実ページアドレスを
信号線１７により返送する。アドレス変換バッファ索引
制御部１２は該実ページアドレスとページ内相対アドレ
スを組み合わせて実アドレスとして信号線２を経由して
主記憶装置３０に出力する。
装置３０の読み出しおよび書き込みを伴う場合、論理ア
ドレスを信号線１５によりアドレス変換バッファ索引制
御部１２に出力する。アドレス変換バッファ索引制御部
１２は、論理アドレスを論理ページアドレス及びページ
内相対アドレスに分離して、論理ページアドレスを信号
線１６によりアドレス変換バッファ１４に送出し、アド
レス変換バッファ１４は論理ページアドレスで索引して
一致する情報が存在すれば対応する実ページアドレスを
信号線１７により返送する。アドレス変換バッファ索引
制御部１２は該実ページアドレスとページ内相対アドレ
スを組み合わせて実アドレスとして信号線２を経由して
主記憶装置３０に出力する。
【００１９】同様に命令解析部２１が解析した命令が、
主記憶装置３０の読み出し及び書き込みを伴う場合、論
理アドレスを信号線２５によりアドレス変換バッファ索
引制御部２２に出力する。アドレス変換バッファ索引制
御部２２は、論理アドレスを信号線２６によりアドレス
変換バッファ２４に送出し、アドレス変換バッファ２４
は論理ページアドレスで索引して一致する情報が存在す
れば対応する実ページアドレスを信号線２７により返送
する。アドレス変換バッファ索引制御部２２は該ページ
アドレスとページ内相対アドレスを組み合わせて実アド
レスとして信号線２を経由して主記憶装置３０に出力す
る。
主記憶装置３０の読み出し及び書き込みを伴う場合、論
理アドレスを信号線２５によりアドレス変換バッファ索
引制御部２２に出力する。アドレス変換バッファ索引制
御部２２は、論理アドレスを信号線２６によりアドレス
変換バッファ２４に送出し、アドレス変換バッファ２４
は論理ページアドレスで索引して一致する情報が存在す
れば対応する実ページアドレスを信号線２７により返送
する。アドレス変換バッファ索引制御部２２は該ページ
アドレスとページ内相対アドレスを組み合わせて実アド
レスとして信号線２を経由して主記憶装置３０に出力す
る。
【００２０】以上の説明はアドレス変換バッファ索引制
御部１２または２２の索引動作が、それぞれアドレス変
換バッファ消去制御部１３又は２３の消去動作と競合し
ない場合に関するものである。次に、競合する場合の動
作について図２及び図３を参照して説明する。
御部１２または２２の索引動作が、それぞれアドレス変
換バッファ消去制御部１３又は２３の消去動作と競合し
ない場合に関するものである。次に、競合する場合の動
作について図２及び図３を参照して説明する。
【００２１】一般に、仮想記憶方式の情報処理装置の資
源を管理するオペレーティングシステムにおいては、プ
ロセスの終了などに伴いそのプロセスに割り当てた主記
憶装置の論理アドレスから実アドレスへの対応付けを解
除し、このときアドレス変換バッファの変換情報消去命
令を実行してアドレス変換バッファ内の変換情報も消去
する。
源を管理するオペレーティングシステムにおいては、プ
ロセスの終了などに伴いそのプロセスに割り当てた主記
憶装置の論理アドレスから実アドレスへの対応付けを解
除し、このときアドレス変換バッファの変換情報消去命
令を実行してアドレス変換バッファ内の変換情報も消去
する。
【００２２】命令解析部１１又は２１でアドレス変換バ
ッファの変換情報消去命令が出現すると、情報処理装置
内の全てのアドレス変換バッファから変換情報消命令で
指定されたページの情報を消去する為に、該命令解析部
はアドレス変換バッファ消去制御部１３および２３に対
して信号線３を経由して消去指示を出すとともに、該命
令を終了して後続の命令の処理を開始する。
ッファの変換情報消去命令が出現すると、情報処理装置
内の全てのアドレス変換バッファから変換情報消命令で
指定されたページの情報を消去する為に、該命令解析部
はアドレス変換バッファ消去制御部１３および２３に対
して信号線３を経由して消去指示を出すとともに、該命
令を終了して後続の命令の処理を開始する。
【００２３】図２に示すように、アドレス変換バッファ
消去制御部１３又は２３は信号線３からの指示を受け付
ける（ステップ２０１）と、互いに独立にそれぞれアド
レス変換バッファ１４及び２４に対して信号線１９及び
２９を経由して、消去すべき論理ページの情報を送出す
る（ステップ２０２）と共に、消去中のアドレス範囲を
消去アドレス範囲情報として、それぞれ信号線１８及び
２８によってアドレス変換バッファ索引制御部１２及び
２２に出力する（ステップ２０３）。この消去アドレス
範囲情報は、アドレス変換バッファ１３又は２４の変換
情報消命令で指定されたページの消去処理が完了するま
で出力し続ける（ステップ２０４）。そして、アドレス
変換バッファ１３又は２４の消去処理が完了した時点
で、消去アドレス範囲情報の出力を停止して無効とする
（ステップ２０５）。
消去制御部１３又は２３は信号線３からの指示を受け付
ける（ステップ２０１）と、互いに独立にそれぞれアド
レス変換バッファ１４及び２４に対して信号線１９及び
２９を経由して、消去すべき論理ページの情報を送出す
る（ステップ２０２）と共に、消去中のアドレス範囲を
消去アドレス範囲情報として、それぞれ信号線１８及び
２８によってアドレス変換バッファ索引制御部１２及び
２２に出力する（ステップ２０３）。この消去アドレス
範囲情報は、アドレス変換バッファ１３又は２４の変換
情報消命令で指定されたページの消去処理が完了するま
で出力し続ける（ステップ２０４）。そして、アドレス
変換バッファ１３又は２４の消去処理が完了した時点
で、消去アドレス範囲情報の出力を停止して無効とする
（ステップ２０５）。
【００２４】アドレス変換バッファ１４及び２４のそれ
ぞれ信号線１９及び２９で指示された論理ページの変換
情報が、アドレス変換バッファ消去制御部１３又は２３
によって消去される。１つのアドレス変換バッファの変
換情報消去命令の実行で、アドレス変換バッファ消去制
御部がアドレス変換バッファに消去を指示する論理ペー
ジの数は複数の場合も存在する。
ぞれ信号線１９及び２９で指示された論理ページの変換
情報が、アドレス変換バッファ消去制御部１３又は２３
によって消去される。１つのアドレス変換バッファの変
換情報消去命令の実行で、アドレス変換バッファ消去制
御部がアドレス変換バッファに消去を指示する論理ペー
ジの数は複数の場合も存在する。
【００２５】アドレス変換バッファ索引制御部１２は、
主記憶装置３０のアクセス命令による論理アドレスを命
令解析部１１から受け取ると（ステップ３０１）、アド
レス変換バッファ消去制御部１３がアドレス変換バッフ
ァ１４の消去中、すなわち信号線１８の消去アドレス範
囲情報が有効であるかどうかを判別する（ステップ３０
２）。
主記憶装置３０のアクセス命令による論理アドレスを命
令解析部１１から受け取ると（ステップ３０１）、アド
レス変換バッファ消去制御部１３がアドレス変換バッフ
ァ１４の消去中、すなわち信号線１８の消去アドレス範
囲情報が有効であるかどうかを判別する（ステップ３０
２）。
【００２６】消去アドレス範囲情報が有効な場合、アド
レス変換バッファ索引制御部１２は命令解析部１１から
受け取とった論理アドレスと、該消去アドレス範囲情報
で示される消去アドレス範囲を比較し（ステップ３０
３）、論理アドレスが消去範囲に含まれるか否かを判別
する（ステップ３０４）。論理アドレスが消去アドレス
範囲に含まれる場合、アドレス変換バッファ１４に対す
る索引処理を行わず、変換不成功と判定してその旨を通
知する（ステップ３０５）。論理アドレスが消去アドレ
ス範囲に含まれない場合、アドレス変換バッファ１４の
消去処理の終了を待ち合わせてアドレス変換バッファの
索引処理を行う。
レス変換バッファ索引制御部１２は命令解析部１１から
受け取とった論理アドレスと、該消去アドレス範囲情報
で示される消去アドレス範囲を比較し（ステップ３０
３）、論理アドレスが消去範囲に含まれるか否かを判別
する（ステップ３０４）。論理アドレスが消去アドレス
範囲に含まれる場合、アドレス変換バッファ１４に対す
る索引処理を行わず、変換不成功と判定してその旨を通
知する（ステップ３０５）。論理アドレスが消去アドレ
ス範囲に含まれない場合、アドレス変換バッファ１４の
消去処理の終了を待ち合わせてアドレス変換バッファの
索引処理を行う。
【００２７】すなわち、アドレス変換バッファ索引制御
部１２は、信号線１８の消去アドレス範囲情報が有効な
間は、アドレス変換バッファ１４の索引処理を停止し、
消去アドレス範囲情報が無効になってから論理アドレス
を信号線１６によりアドレス変換バッファ１４に出力す
る。
部１２は、信号線１８の消去アドレス範囲情報が有効な
間は、アドレス変換バッファ１４の索引処理を停止し、
消去アドレス範囲情報が無効になってから論理アドレス
を信号線１６によりアドレス変換バッファ１４に出力す
る。
【００２８】消去アドレス範囲情報が無効な場合、アド
レス変換バッファ１４の消去動作と競合しない場合と同
じように、論理アドレスから分離した論理ページアドレ
スをアドレス変換バッファ１４に出力し（ステップ３０
６）、アドレス変換バッファ１４から返送された実ペー
ジアドレスと論理アドレスから分離したページ内相対ア
ドレスを組み合わせて実アドレスとして主記憶装置３０
へ出力する（ステップ３０７）。
レス変換バッファ１４の消去動作と競合しない場合と同
じように、論理アドレスから分離した論理ページアドレ
スをアドレス変換バッファ１４に出力し（ステップ３０
６）、アドレス変換バッファ１４から返送された実ペー
ジアドレスと論理アドレスから分離したページ内相対ア
ドレスを組み合わせて実アドレスとして主記憶装置３０
へ出力する（ステップ３０７）。
【００２９】同様に、アドレス変換バッファ消去制御部
２３がアドレス変換バッファの消去中、即ち信号線２８
の消去アドレス範囲情報が有効な場合、アドレス変換バ
ッファ索引制御部２２は論理アドレスを命令解析部２１
から受け取ると、該消去アドレス範囲と比較し論理アド
レスが消去範囲に含まれるならアドレス変換バッファ２
４を索引せず、変換不成功と判定する。論理アドレスが
消去範囲に含まれないなら、アドレス変換バッファの消
去終了を待ち合わせてアドレス変換バッファの索引を行
う。
２３がアドレス変換バッファの消去中、即ち信号線２８
の消去アドレス範囲情報が有効な場合、アドレス変換バ
ッファ索引制御部２２は論理アドレスを命令解析部２１
から受け取ると、該消去アドレス範囲と比較し論理アド
レスが消去範囲に含まれるならアドレス変換バッファ２
４を索引せず、変換不成功と判定する。論理アドレスが
消去範囲に含まれないなら、アドレス変換バッファの消
去終了を待ち合わせてアドレス変換バッファの索引を行
う。
【００３０】すなわち、アドレス変換バッファ索引制御
部２２は、信号線２８の消去アドレス範囲情報が有効な
間は、アドレス変換バッファの索引を停止し、消去アド
レス範囲情報が無効になってから論理アドレスを信号線
２６によりアドレス変換バッファ２４に出力する。以降
の動作については、アドレス変換バッファの消去動作と
競合しない場合と同じである。
部２２は、信号線２８の消去アドレス範囲情報が有効な
間は、アドレス変換バッファの索引を停止し、消去アド
レス範囲情報が無効になってから論理アドレスを信号線
２６によりアドレス変換バッファ２４に出力する。以降
の動作については、アドレス変換バッファの消去動作と
競合しない場合と同じである。
【００３１】以上の構成により、アドレス変換バッファ
の変換情報消去命令の後続命令で、アドレス変換バッフ
ァを索引する場合、消去の対象となった論理ページの情
報が索引時点で消去されており、情報処理装置内の全て
のプロセッサで行われる論理アドレスから実アドレスへ
の変換の同一性も保証される。以上好ましい実施例をあ
げて本発明を説明したが、本発明は必ずしも上記実施例
に限定されるものではない。
の変換情報消去命令の後続命令で、アドレス変換バッフ
ァを索引する場合、消去の対象となった論理ページの情
報が索引時点で消去されており、情報処理装置内の全て
のプロセッサで行われる論理アドレスから実アドレスへ
の変換の同一性も保証される。以上好ましい実施例をあ
げて本発明を説明したが、本発明は必ずしも上記実施例
に限定されるものではない。
【００３２】
【発明の効果】以上説明したように本発明は、アドレス
変換バッファの変換情報の消去命令の実行中であって
も、消去範囲に含まれている場合には、主記憶装置に対
するアクセス命令の実行を停止することなく他のプロセ
ッサからの命令を実行することができ、命令実行時間が
短縮される。よって、複数のプロセッサを有する情報処
理装置の命令処理能力の向上させることができる効果が
得られる。
変換バッファの変換情報の消去命令の実行中であって
も、消去範囲に含まれている場合には、主記憶装置に対
するアクセス命令の実行を停止することなく他のプロセ
ッサからの命令を実行することができ、命令実行時間が
短縮される。よって、複数のプロセッサを有する情報処
理装置の命令処理能力の向上させることができる効果が
得られる。
【図１】 本発明の一実施例よる情報処理装置の構成を
示すブロック図である。
示すブロック図である。
【図２】 図１に示す実施例のアドレス変換バッファ消
去制御部の処理動作を説明するフローチャートである。
去制御部の処理動作を説明するフローチャートである。
【図３】 図１に示す実施例のアドレス変換バッファ索
引制御部の処理動作を説明するフローチャートである。
引制御部の処理動作を説明するフローチャートである。
【図４】 従来のアドレス変換バッファ消去方式の情報
処理装置の構成ブロック図である。
処理装置の構成ブロック図である。
１０，２０ プロセッサ １１ 命令解析部 １２ アドレス変換バッファ索引制御部 １３ アドレス変換バッファ消去制御部 １４ アドレス変換バッファ ２１ 命令解析部 ２２ アドレス変換バッファ索引制御部 ２３ アドレス変換バッファ消去制御部 ２５ アドレス変換バッファ ３０ 主記憶装置
Claims (4)
- 【請求項１】 主記憶装置へのアクセスに対しアドレス
変換バッファによって論理アドレスから実アドレスへの
変換を行なう仮想記憶方式の複数のプロセッサを備える
情報処理装置において、 前記各プロセッサは、 命令を解析して、前記主記憶装置へのアクセス命令の場
合に前記主記憶装置の論理アドレスを出力し、前記アド
レス変換バッファの消去命令の場合に消去指示を出力す
る命令解析手段と、 前記命令解析手段からの論理アドレスを、前記アドレス
変換バッファの変換情報を参照して対応する実アドレス
に変換し、前記主記憶装置へ出力する索引処理を行なう
索引手段と、 前記命令解析手段からの消去指示によって前記アドレス
変換バッファの変換情報を消去する消去手段とを備え、 前記索引手段は、前記命令解析手段から出力された論理
アドレスが、前記消去の対象となっている論理アドレス
の範囲に含まれる場合には前記アドレス変換バッファの
変換情報の索引処理を行わずに変換不成功と判定し、含
まれない場合には前記変換情報の消去完了を待ち合わせ
て前記アドレス変換バッファの索引処理を行うことを特
徴とする情報処理装置。 - 【請求項２】 前記消去手段は、変換情報の消去を完了
するまで消去の対象となっている論理アドレスの範囲を
示す消去アドレス情報を前記索引手段に通知し、 前記索引手段は、 前記消去アドレス情報が無効である場合、前記命令解析
手段から出力された論理アドレスに対する前記索引処理
を行ない、 前記消去アドレス情報が有効である場合、前記命令解析
手段から出力された論理アドレスが、前記消去アドレス
情報の範囲に含まれる場合に前記アドレス変換バッファ
の変換情報の参照を行わずに変換不成功と判定し、含ま
れない場合には前記変換情報の消去完了を待ち合わせて
前記アドレス変換バッファの索引処理を行うことを特徴
とする請求項１に記載の情報処理装置。 - 【請求項３】 主記憶装置へのアクセスに対しアドレス
変換バッファによって論理アドレスから実アドレスへの
変換を行なう仮想記憶方式の複数のプロセッサを備える
情報処理装置において、 前記各プロセッサは、 前記主記憶装置へのアクセス命令で示される論理アドレ
スを、前記アドレス変換バッファの変換情報を参照して
対応する実アドレスに変換し、前記主記憶装置へ出力す
る索引処理を行なう索引手段と、 前記アドレス変換バッファの消去命令によって前記アド
レス変換バッファの変換情報を消去する消去手段とを備
え、 前記索引手段は、前記主記憶装置へアクセスする論理ア
ドレスが、前記消去手段による前記アドレス変換バッフ
ァの消去範囲に含まれる場合には前記アドレス変換バッ
ファの変換情報の参照を行わずに変換不成功と判定し、
含まれない場合には前記変換情報の消去完了を待ち合わ
せて前記アドレス変換バッファの索引処理を行うことを
特徴とする情報処理装置。 - 【請求項４】 前記消去手段は、変換情報の消去を完了
するまで消去の対象となっている論理アドレスの範囲を
示す消去アドレス情報を前記索引手段に通知し、 前記索引手段は、 前記消去アドレス情報が無効である場合、前記論理アド
レスに対する前記索引処理を行ない、 前記消去アドレス情報が有効である場合、前記論理アド
レスが、前記消去アドレス情報の範囲に含まれる場合に
前記アドレス変換バッファの変換情報の参照を行わずに
変換不成功と判定し、含まれない場合には前記変換情報
の消去完了を待ち合わせて前記アドレス変換バッファの
索引処理を行うことを特徴とする請求項３に記載の情報
処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201404A JP2842313B2 (ja) | 1995-07-13 | 1995-07-13 | 情報処理装置 |
| US08/680,268 US5946717A (en) | 1995-07-13 | 1996-07-11 | Multi-processor system which provides for translation look-aside buffer address range invalidation and address translation concurrently |
| FR9608743A FR2736738B1 (fr) | 1995-07-13 | 1996-07-12 | Systeme a multiprocesseur et procede pour commander un acces a un circuit tampon de conversion a action secondaire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201404A JP2842313B2 (ja) | 1995-07-13 | 1995-07-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934789A JPH0934789A (ja) | 1997-02-07 |
| JP2842313B2 true JP2842313B2 (ja) | 1999-01-06 |
Family
ID=16440534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201404A Expired - Lifetime JP2842313B2 (ja) | 1995-07-13 | 1995-07-13 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946717A (ja) |
| JP (1) | JP2842313B2 (ja) |
| FR (1) | FR2736738B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPO194696A0 (en) * | 1996-08-28 | 1996-09-19 | Canon Information Systems Research Australia Pty Ltd | A method of efficiently updating hashed page tables |
| AU708232B2 (en) * | 1996-08-28 | 1999-07-29 | Canon Kabushiki Kaisha | A method of efficiently updating hashed page tables |
| US6807615B1 (en) * | 1999-04-08 | 2004-10-19 | Sun Microsystems, Inc. | Apparatus and method for providing a cyclic buffer using logical blocks |
| US6931510B1 (en) | 2000-07-31 | 2005-08-16 | Sun Microsystems, Inc. | Method and system for translation lookaside buffer coherence in multiprocessor systems |
| US7428411B2 (en) | 2000-12-19 | 2008-09-23 | At&T Delaware Intellectual Property, Inc. | Location-based security rules |
| US7586855B1 (en) * | 2002-12-05 | 2009-09-08 | Cisco Technology, Inc. | System and method to detect non-native storage components to manage configuration in a communications network |
| US9454490B2 (en) | 2003-05-12 | 2016-09-27 | International Business Machines Corporation | Invalidating a range of two or more translation table entries and instruction therefore |
| US7530067B2 (en) * | 2003-05-12 | 2009-05-05 | International Business Machines Corporation | Filtering processor requests based on identifiers |
| US7284100B2 (en) * | 2003-05-12 | 2007-10-16 | International Business Machines Corporation | Invalidating storage, clearing buffer entries, and an instruction therefor |
| US7735088B1 (en) | 2003-08-18 | 2010-06-08 | Cray Inc. | Scheduling synchronization of programs running as streams on multiple processors |
| US7421565B1 (en) * | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
| US7503048B1 (en) | 2003-08-18 | 2009-03-10 | Cray Incorporated | Scheduling synchronization of programs running as streams on multiple processors |
| US7478769B1 (en) | 2005-03-09 | 2009-01-20 | Cray Inc. | Method and apparatus for cooling electronic components |
| US20070005932A1 (en) * | 2005-06-29 | 2007-01-04 | Intel Corporation | Memory management in a multiprocessor system |
| US9182984B2 (en) | 2012-06-15 | 2015-11-10 | International Business Machines Corporation | Local clearing control |
| US10725928B1 (en) * | 2019-01-09 | 2020-07-28 | Apple Inc. | Translation lookaside buffer invalidation by range |
| CN112540938A (zh) * | 2019-09-20 | 2021-03-23 | 阿里巴巴集团控股有限公司 | 处理器核、处理器、装置和方法 |
| CN111478708B (zh) * | 2020-03-31 | 2023-08-11 | Oppo广东移动通信有限公司 | 电子设备、芯片、系统总线、译码模块、译码器及方法 |
| US11422946B2 (en) | 2020-08-31 | 2022-08-23 | Apple Inc. | Translation lookaside buffer striping for efficient invalidation operations |
| US11615033B2 (en) | 2020-09-09 | 2023-03-28 | Apple Inc. | Reducing translation lookaside buffer searches for splintered pages |
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|---|---|---|---|---|
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| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| JPS634357A (ja) * | 1986-06-24 | 1988-01-09 | Hitachi Ltd | アドレス変換記憶制御装置 |
| JPH0740251B2 (ja) * | 1988-03-11 | 1995-05-01 | 富士通株式会社 | マルチプロセッサ制御方式 |
| US5497480A (en) * | 1990-12-31 | 1996-03-05 | Sun Microsystems, Inc. | Broadcast demap for deallocating memory pages in a multiprocessor system |
| JPH05126364A (ja) * | 1991-11-05 | 1993-05-21 | Sanyo Electric Co Ltd | 防雪ダクト |
| US5455922A (en) * | 1992-07-28 | 1995-10-03 | International Business Machines Corporation | Dynamic validity facility for fast purging of translation bypass buffers |
| US5437017A (en) * | 1992-10-09 | 1995-07-25 | International Business Machines Corporation | Method and system for maintaining translation lookaside buffer coherency in a multiprocessor data processing system |
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| ITVI20060324A1 (it) * | 2006-11-07 | 2008-05-08 | Bifor S R L Unipersonale | Struttura protettiva, particolarmente per climatizzatori. |
| JP2008303670A (ja) * | 2007-06-11 | 2008-12-18 | Mitsubishi Electric Corp | ヒートポンプ式融雪装置 |
| JP2009293875A (ja) * | 2008-06-06 | 2009-12-17 | Daikin Ind Ltd | 防雪フードおよびこれを備えた空気調和装置用室外機 |
-
1995
- 1995-07-13 JP JP7201404A patent/JP2842313B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-11 US US08/680,268 patent/US5946717A/en not_active Expired - Fee Related
- 1996-07-12 FR FR9608743A patent/FR2736738B1/fr not_active Expired - Fee Related
Also Published As
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|---|---|
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| FR2736738A1 (fr) | 1997-01-17 |
| US5946717A (en) | 1999-08-31 |
| FR2736738B1 (fr) | 1998-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |