JPH02204848A - アドレス翻訳を採用したコンピュータ装置 - Google Patents
アドレス翻訳を採用したコンピュータ装置Info
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- JPH02204848A JPH02204848A JP1024012A JP2401289A JPH02204848A JP H02204848 A JPH02204848 A JP H02204848A JP 1024012 A JP1024012 A JP 1024012A JP 2401289 A JP2401289 A JP 2401289A JP H02204848 A JPH02204848 A JP H02204848A
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- 238000013500 data storage Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアドレス翻訳を採用したコンピュータ装置に関
する。
する。
［従来の技術］
従来、この種のコンピュータ装置には、大きく２種類の
方法があった。
方法があった。
第１は、翻訳手段（通常メモリ管理ユニットと呼ばれる
）、又は翻訳支援手段（通常アドレス翻訳バッファｒＴ
ＬＢＪと呼ばれる）により、論理アドレスを物理アドレ
スに翻訳した後、その物理アドレスをもって、物理キャ
ッシュ装置をアクセスする方法である。
）、又は翻訳支援手段（通常アドレス翻訳バッファｒＴ
ＬＢＪと呼ばれる）により、論理アドレスを物理アドレ
スに翻訳した後、その物理アドレスをもって、物理キャ
ッシュ装置をアクセスする方法である。
第２は、物理キャッシュ装置のアドレス人力には論理ア
ドレスバスの直接アドレス部（通常ページ内アドレスと
呼ばれる）を用いてアクセスすると同時に、翻訳手段又
は翻訳支援手段により論理アドレスの間接アドレス部を
物理アドレスに翻訳し、これを物理アドレスキャッシュ
装置のアドレス記憶部（通常キャッシュ・タグと呼ばれ
る）の出力と比較し、物理キャッシュ装置のデータ出力
の有効か否かを判定する方法である。
ドレスバスの直接アドレス部（通常ページ内アドレスと
呼ばれる）を用いてアクセスすると同時に、翻訳手段又
は翻訳支援手段により論理アドレスの間接アドレス部を
物理アドレスに翻訳し、これを物理アドレスキャッシュ
装置のアドレス記憶部（通常キャッシュ・タグと呼ばれ
る）の出力と比較し、物理キャッシュ装置のデータ出力
の有効か否かを判定する方法である。
［発明が解決しようとする課題］
上述した従来の第１の方法は、論理アドレスを翻訳した
後に物理キャッシュをアクセスするので、データ処理装
置から見た物理キャッシュのアクセス時間が翻訳時間を
含むため、物理キャッシュのアクセス時間が遅くなると
いう欠点がある。
後に物理キャッシュをアクセスするので、データ処理装
置から見た物理キャッシュのアクセス時間が翻訳時間を
含むため、物理キャッシュのアクセス時間が遅くなると
いう欠点がある。
従来の第２の方法は、翻訳時間は物理キャッシュアクセ
ス時間とオーバーラツプするので問題ないが、物理キャ
ッシュのアドレス人力に論理アドレスバスの直接アドレ
ス部を使っているため、キャッシュの容量が制限され、
ページサイズ以上にはできないという欠点がある。
ス時間とオーバーラツプするので問題ないが、物理キャ
ッシュのアドレス人力に論理アドレスバスの直接アドレ
ス部を使っているため、キャッシュの容量が制限され、
ページサイズ以上にはできないという欠点がある。
上記２つの欠点は、データ処理装置、特にＣＰＵの性能
が上がるほど顕著になり、特にＲＩ ＳＣプロセッサの
場合、最小アクセスタイムが早い上に、大量のメモリエ
リアを必要とするため非常に大きな欠点となる。
が上がるほど顕著になり、特にＲＩ ＳＣプロセッサの
場合、最小アクセスタイムが早い上に、大量のメモリエ
リアを必要とするため非常に大きな欠点となる。
本発明の課題は、上記欠点を除去し、キャッシュアクセ
ス時間を増やすことなく、ページサイズより容量の大き
な物理キャッシュを構成できる、アドレス翻訳を採用し
たコンピュータ装置を提供することにある。
ス時間を増やすことなく、ページサイズより容量の大き
な物理キャッシュを構成できる、アドレス翻訳を採用し
たコンピュータ装置を提供することにある。
［課題を解決するための手段］
本発明によれば、
メモリアドレスを直接アドレス部と間接アドレス部に分
離する手段を有し、メモリアドレスを伝えるための論理
アドレスバスに接続されるデータ処理装置と； 前記論理アドレスバスに接続され、データ処理装置によ
り指定された論理アドレスバスからの間接アドレス部を
物理アドレスに翻訳し、翻訳された物理アドレス及び該
翻訳された物理アドレスが有効か否かを示す有効情報を
出力する翻訳支援手段と； 前記論理アドレスバスに接続され、前記データ処理装置
により指定された論理アドレスにより、前記データ処理
装置が次に指定するであろう論理アドレスの間接アドレ
ス部の翻訳された物理アドレスを予測し、予測された物
理アドレス及び該予測された物理アドレスが有効か否か
を示す有効情報を出力する翻訳予測手段と； 前記データ処理装置により指定された論理アドレスによ
り、前記データ処理装置が直前に指定した論理アドレス
の間接アドレス部を翻訳した物理アドレスが有効か否か
を判定するための、論理アドレスバスに接続され、前記
論理アドレスの間接アドレス部と保持する第１のレジス
タと、該第１のレジスタの内容と論理アドレスの間接ア
ドレス部とを比較し、その比較結果を出力する第１の比
較手段と、前記データ処理装置が直前に指定した論理ア
ドレスの間接アドレス部を翻訳した物理アドレスを保持
する第２のレジスタとを有する翻訳保持手段と； 前記翻訳支援手段、前記翻訳予測手段、及び前記翻訳保
持手段に接続されると共に、複数の物理的アドレスを有
する少くとも１つのデータ処理リソースに接続され、前
記各物理的アドレスが物理的アドレス線に与えられる前
記翻訳された間接アドレス部とともに前記直接アドレス
部により定められる物理アドレスバスと； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、各物理アドレスに対応するデータを
各１つずつ記憶、格納、出力することができる主記憶装
置と； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、前記主記憶装置をアクセスするため
に前記物理アドレスバスの下位アドレス部に接続され、
前記下位アドレス部により物理アドレスを定められ各物
理アドレスに対応するデータを各１つずつ記憶、格納、
出力することができるデータ記憶部と、前記下位アドレ
ス部に接続され、前記下位アドレス部により物理アドレ
スを定められ、各物理アドレスの上位アドレス部を各１
つずつ記憶、格納、出力することができるアドレス記憶
部と、前記アドレス記憶部の出力する上位アドレス部と
、物理アドレスの上位アドレス部を比較し、その比較結
果を出力するＭ２の比較手段とを有するキャッシュ記憶
装置と；を含み、前記データ処理装置は、前記翻訳予測
手段及び前記翻訳保持手段により翻訳された物理アドレ
スを用いて、前記キャッシュ記憶装置をアクセスするこ
とを特徴とするアドレス翻訳を採用したコンピュータ装
置が得られる。
離する手段を有し、メモリアドレスを伝えるための論理
アドレスバスに接続されるデータ処理装置と； 前記論理アドレスバスに接続され、データ処理装置によ
り指定された論理アドレスバスからの間接アドレス部を
物理アドレスに翻訳し、翻訳された物理アドレス及び該
翻訳された物理アドレスが有効か否かを示す有効情報を
出力する翻訳支援手段と； 前記論理アドレスバスに接続され、前記データ処理装置
により指定された論理アドレスにより、前記データ処理
装置が次に指定するであろう論理アドレスの間接アドレ
ス部の翻訳された物理アドレスを予測し、予測された物
理アドレス及び該予測された物理アドレスが有効か否か
を示す有効情報を出力する翻訳予測手段と； 前記データ処理装置により指定された論理アドレスによ
り、前記データ処理装置が直前に指定した論理アドレス
の間接アドレス部を翻訳した物理アドレスが有効か否か
を判定するための、論理アドレスバスに接続され、前記
論理アドレスの間接アドレス部と保持する第１のレジス
タと、該第１のレジスタの内容と論理アドレスの間接ア
ドレス部とを比較し、その比較結果を出力する第１の比
較手段と、前記データ処理装置が直前に指定した論理ア
ドレスの間接アドレス部を翻訳した物理アドレスを保持
する第２のレジスタとを有する翻訳保持手段と； 前記翻訳支援手段、前記翻訳予測手段、及び前記翻訳保
持手段に接続されると共に、複数の物理的アドレスを有
する少くとも１つのデータ処理リソースに接続され、前
記各物理的アドレスが物理的アドレス線に与えられる前
記翻訳された間接アドレス部とともに前記直接アドレス
部により定められる物理アドレスバスと； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、各物理アドレスに対応するデータを
各１つずつ記憶、格納、出力することができる主記憶装
置と； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、前記主記憶装置をアクセスするため
に前記物理アドレスバスの下位アドレス部に接続され、
前記下位アドレス部により物理アドレスを定められ各物
理アドレスに対応するデータを各１つずつ記憶、格納、
出力することができるデータ記憶部と、前記下位アドレ
ス部に接続され、前記下位アドレス部により物理アドレ
スを定められ、各物理アドレスの上位アドレス部を各１
つずつ記憶、格納、出力することができるアドレス記憶
部と、前記アドレス記憶部の出力する上位アドレス部と
、物理アドレスの上位アドレス部を比較し、その比較結
果を出力するＭ２の比較手段とを有するキャッシュ記憶
装置と；を含み、前記データ処理装置は、前記翻訳予測
手段及び前記翻訳保持手段により翻訳された物理アドレ
スを用いて、前記キャッシュ記憶装置をアクセスするこ
とを特徴とするアドレス翻訳を採用したコンピュータ装
置が得られる。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると、本発明の一実施例によるアドレス
翻訳を採用したコンピュータ装置は、データ処理装置と
してのプロセッサ１００を有している。このプロセッサ
１００は、メモリアドレスを直接アドレス部と間接アド
レス部に分離する手段を有し、メモリアドレスを伝える
ための論理アドレスバス１２０に接続されている。
翻訳を採用したコンピュータ装置は、データ処理装置と
してのプロセッサ１００を有している。このプロセッサ
１００は、メモリアドレスを直接アドレス部と間接アド
レス部に分離する手段を有し、メモリアドレスを伝える
ための論理アドレスバス１２０に接続されている。
翻訳支援手段１５０は、論理アドレスバス１２０に接続
され、プロセッサ１００により指定された論理アドレス
バス１２０からの、間接アドレス部を物理アドレスに翻
訳し、翻訳された物理アドレス及び該翻訳された物理ア
ドレスが有効か否かを示す有効情報を出力する。
され、プロセッサ１００により指定された論理アドレス
バス１２０からの、間接アドレス部を物理アドレスに翻
訳し、翻訳された物理アドレス及び該翻訳された物理ア
ドレスが有効か否かを示す有効情報を出力する。
翻訳予測手段１３０は、論理アドレス１２０に接続され
、プロセッサ１００により指定された論理アドレスによ
り、プロセッサ１２０が次に指定するであろう論理アド
レスの間接アドレス部の翻訳された物理アドレスを予測
し、予測された物理アドレス及び該予測された物理アド
レスが有効か否かを示す有効情報を出力する。
、プロセッサ１００により指定された論理アドレスによ
り、プロセッサ１２０が次に指定するであろう論理アド
レスの間接アドレス部の翻訳された物理アドレスを予測
し、予測された物理アドレス及び該予測された物理アド
レスが有効か否かを示す有効情報を出力する。
翻訳保持手段１６０は、プロセッサ１００により指定さ
れた論理アドレスにより、プロセッサ１００が直前に指
定した論理アドレスの間接アドレス部を翻訳した物理ア
ドレスが有効か否かを判定するために、論理アドレスバ
ス１２０に接続され、前記論理アドレスの間接アドレス
部を保持する論理アドレス保持レジスタ１７０と、該論
理アドレス保持レジスタ１７０の内容と論理アドレスの
間接アドレス部とを比較し、その比較結果を出力する比
較回路１８０と、プロセッサ１００が直前に指定した論
理アドレスの間接アドレス部を翻訳した物理アドレスを
保持する物理アドレス保持レジスタ１９０とを有してい
る。
れた論理アドレスにより、プロセッサ１００が直前に指
定した論理アドレスの間接アドレス部を翻訳した物理ア
ドレスが有効か否かを判定するために、論理アドレスバ
ス１２０に接続され、前記論理アドレスの間接アドレス
部を保持する論理アドレス保持レジスタ１７０と、該論
理アドレス保持レジスタ１７０の内容と論理アドレスの
間接アドレス部とを比較し、その比較結果を出力する比
較回路１８０と、プロセッサ１００が直前に指定した論
理アドレスの間接アドレス部を翻訳した物理アドレスを
保持する物理アドレス保持レジスタ１９０とを有してい
る。
物理アドレスバス２００は、翻訳支援手段１５０、翻訳
予測手段１３０、及び翻訳保持手段１６０に接続される
と共に、複数の物理的アドレスを有する少くとも１つの
データ処理リソースに接続され、前記各物理的アドレス
が物理的アドレス線に与えられる前記翻訳された間接ア
ドレス部とともに前記直接アドレス部により定められる
アドレスバスである。
予測手段１３０、及び翻訳保持手段１６０に接続される
と共に、複数の物理的アドレスを有する少くとも１つの
データ処理リソースに接続され、前記各物理的アドレス
が物理的アドレス線に与えられる前記翻訳された間接ア
ドレス部とともに前記直接アドレス部により定められる
アドレスバスである。
主記憶装置２２０は、前記データ処理リソースの１つと
して、物理アドレスバス２００に接続され、各物理アド
レスに対応するデータを各１つずつ記憶、格納、出力す
ることができる。
して、物理アドレスバス２００に接続され、各物理アド
レスに対応するデータを各１つずつ記憶、格納、出力す
ることができる。
キャッシュ記憶装置２１０は、前記データ処理リソース
のもう１つとして、物理アドレスバス２００に接続され
、主記憶装置２２０のアクセスを高速化するために物理
アドレスバス２００の下位アドレス部に接続され、前記
下位アドレス部により物理アドレスを定められ各物理ア
ドレスに対応するデータを各１つずつ記憶、格納、出力
することができる比較的高速な記憶アレイであるデータ
記憶部（図示せず）と、前記下位アドレス部に接続され
、前記下位アドレス部により物理アドレスを定められ、
各物理アドレスの上位アドレス部を各１つずつ記憶、格
納、出力することができる比較的高速な記憶アレイであ
るアドレス記憶部（図示せず）と、前記アドレス記憶部
の出力する上位アドレス部と、物理アドレスの上位アド
レス部を比較し、その比較結果をキャッシュデータ有効
情報出力線２１２に出力する比較器（図示せず）とを有
する。
のもう１つとして、物理アドレスバス２００に接続され
、主記憶装置２２０のアクセスを高速化するために物理
アドレスバス２００の下位アドレス部に接続され、前記
下位アドレス部により物理アドレスを定められ各物理ア
ドレスに対応するデータを各１つずつ記憶、格納、出力
することができる比較的高速な記憶アレイであるデータ
記憶部（図示せず）と、前記下位アドレス部に接続され
、前記下位アドレス部により物理アドレスを定められ、
各物理アドレスの上位アドレス部を各１つずつ記憶、格
納、出力することができる比較的高速な記憶アレイであ
るアドレス記憶部（図示せず）と、前記アドレス記憶部
の出力する上位アドレス部と、物理アドレスの上位アド
レス部を比較し、その比較結果をキャッシュデータ有効
情報出力線２１２に出力する比較器（図示せず）とを有
する。
このような構成で、プロセッサ１００は、翻訳予測手段
１３０及び翻訳保持手段１６０により翻訳された物理ア
ドレスを用いて、キャッシュ記憶装置２１０を高速度で
アクセスすることができる。
１３０及び翻訳保持手段１６０により翻訳された物理ア
ドレスを用いて、キャッシュ記憶装置２１０を高速度で
アクセスすることができる。
なお、翻訳予測手段１３０は、前述した翻訳保持手段１
６０と同様に、前記論理アドレスの下位アドレス部によ
り、アドレスを定められ、各論理アドレスに対応する予
測された論理アドレスの間接アドレス部及び前記間接ア
ドレス部の翻訳された物理アドレスを記憶、格納、出力
することができる記憶アレイ（図示せず）と、前記記憶
アレイから出力された論理アドレスの間接アドレス部と
論理アドレスバスの間接アドレス部を比較し、比較結果
を出力する比較手段（図示せず）を含んでいる。
６０と同様に、前記論理アドレスの下位アドレス部によ
り、アドレスを定められ、各論理アドレスに対応する予
測された論理アドレスの間接アドレス部及び前記間接ア
ドレス部の翻訳された物理アドレスを記憶、格納、出力
することができる記憶アレイ（図示せず）と、前記記憶
アレイから出力された論理アドレスの間接アドレス部と
論理アドレスバスの間接アドレス部を比較し、比較結果
を出力する比較手段（図示せず）を含んでいる。
次に、第１図のコンピュータ装置の動作を説明する。
プロセッサ１００は、アドレス出力線１０１を通して論
理アドレスバス１２０に、論理アドレスを出力する。翻
訳子７１）１手段１３０は、論理アドレスの直接アドレ
ス部入力線１２２から入力されたアドレスをもとに、予
ｎ１される物理アドレスの間接アドレス部を出力線１３
１を通じて物理アドレス２００に出力する。もし、予測
される物理アドレスの間接アドレス部が記憶されていな
い場合、翻訳予測手段１３０は制御線１３３を通して、
翻訳保持手段１６０の物理アドレス保持レジスタ１９０
の出力を物理アドレスバス２００に出力スル。
理アドレスバス１２０に、論理アドレスを出力する。翻
訳子７１）１手段１３０は、論理アドレスの直接アドレ
ス部入力線１２２から入力されたアドレスをもとに、予
ｎ１される物理アドレスの間接アドレス部を出力線１３
１を通じて物理アドレス２００に出力する。もし、予測
される物理アドレスの間接アドレス部が記憶されていな
い場合、翻訳予測手段１３０は制御線１３３を通して、
翻訳保持手段１６０の物理アドレス保持レジスタ１９０
の出力を物理アドレスバス２００に出力スル。
翻訳子Ｍ１手段１３０又は翻訳保持手段１６０により、
物理アドレスが出力されると、キャッシュ記憶装置２１
０は、論理アドレス直接アドレス出力線１２１と物理ア
ドレス間接子ドレス下位アドレス部人力線２０１により
人力されるアドレスによってデータを、データ入出力線
２１１を通して、データバス３００との間で入出力する
。
物理アドレスが出力されると、キャッシュ記憶装置２１
０は、論理アドレス直接アドレス出力線１２１と物理ア
ドレス間接子ドレス下位アドレス部人力線２０１により
人力されるアドレスによってデータを、データ入出力線
２１１を通して、データバス３００との間で入出力する
。
一方、翻訳予測手段１３０は、予測された物理アドレス
に対応する論理アドレスと、次のアクセスの時、論理ア
ドレス間接アドレス部入力線１２３から入力される値と
を比較し、予測された物理アドレスが有効か否かを予測
有効情報出力線１３２に出力する。又、翻訳保持手段１
６０は、物理アドレス保持レジスタ１９０に保持されて
いる物理アドレスに対応する論理アドレス間接アドレス
部を論理アドレス保持レジスタ１７０に保持しており、
その出力と、論理アドレス間接子ドレス間接アドレス部
入力線１２７から入力される値を比較し、保持された物
理アドレスが有効か否かを保持有効情報出力線１８１に
出力する。予測有効情報出力線１３２からの予測有効情
報及び保持有効情報出力線１８１からの保持有効情報は
、論理和がとられてアドレス有効情報線１０３を介して
プロセッサ１００に通知される。又、キャッシュ記憶装
置２１０は、現在アクセスしているデータに対する物理
アドレス間接アドレス部の上位アドレスと物理アドレス
間接子ドレス部上位アドレス入力線２０２から入力され
た値とを比較し、キャッシュデータ有効情報出力線２１
２を通して、プロセッサ１００に通知する。アドレスと
データの両方が有効の場合アクセスは成功しプロセッサ
は実行を継続する。これらのタンミングを第２図に示す
。
に対応する論理アドレスと、次のアクセスの時、論理ア
ドレス間接アドレス部入力線１２３から入力される値と
を比較し、予測された物理アドレスが有効か否かを予測
有効情報出力線１３２に出力する。又、翻訳保持手段１
６０は、物理アドレス保持レジスタ１９０に保持されて
いる物理アドレスに対応する論理アドレス間接アドレス
部を論理アドレス保持レジスタ１７０に保持しており、
その出力と、論理アドレス間接子ドレス間接アドレス部
入力線１２７から入力される値を比較し、保持された物
理アドレスが有効か否かを保持有効情報出力線１８１に
出力する。予測有効情報出力線１３２からの予測有効情
報及び保持有効情報出力線１８１からの保持有効情報は
、論理和がとられてアドレス有効情報線１０３を介して
プロセッサ１００に通知される。又、キャッシュ記憶装
置２１０は、現在アクセスしているデータに対する物理
アドレス間接アドレス部の上位アドレスと物理アドレス
間接子ドレス部上位アドレス入力線２０２から入力され
た値とを比較し、キャッシュデータ有効情報出力線２１
２を通して、プロセッサ１００に通知する。アドレスと
データの両方が有効の場合アクセスは成功しプロセッサ
は実行を継続する。これらのタンミングを第２図に示す
。
アドレスが有効でなかった場合、キャッシュのアクセス
は失敗し、プロセッサはアクセスを中止又は延長又は再
試行する。延長又は再試行の場合、翻訳支援手段１５０
は現在の論理アドレスを翻訳して翻訳アドレス出力線１
５１から翻訳された物理アドレスを出力する。その時、
翻訳予測手段１３０は、一つ前の論理アドレスに対応す
るエントリの予１１ＰＩ物理アドレスを翻訳された物理
アトスレに更新し、対応する論理アドレス間接アドレス
部の値を現在の論理アドレスに更新する。これにより、
プログラムのループ等により再び一つ前の論理アドレス
をアクセスした場合には、予測された物理アドレスが有
効になりキャッシュのアクセスに成功する。
は失敗し、プロセッサはアクセスを中止又は延長又は再
試行する。延長又は再試行の場合、翻訳支援手段１５０
は現在の論理アドレスを翻訳して翻訳アドレス出力線１
５１から翻訳された物理アドレスを出力する。その時、
翻訳予測手段１３０は、一つ前の論理アドレスに対応す
るエントリの予１１ＰＩ物理アドレスを翻訳された物理
アトスレに更新し、対応する論理アドレス間接アドレス
部の値を現在の論理アドレスに更新する。これにより、
プログラムのループ等により再び一つ前の論理アドレス
をアクセスした場合には、予測された物理アドレスが有
効になりキャッシュのアクセスに成功する。
［発明の効果］
以上説明したように本発明は、論理アドレスにより、次
のアクセスの物理アドレスを予測出力することができる
翻訳予測手段と、現在の物理アドレスを保持する翻訳保
持手段を有し、適切な条件により翻訳予測手段を更新す
ることにより、キャッシュアクセス時間を増やすことな
く、ページサイズより容量の大きな物理キャッシュを構
成できる効果がある。
のアクセスの物理アドレスを予測出力することができる
翻訳予測手段と、現在の物理アドレスを保持する翻訳保
持手段を有し、適切な条件により翻訳予測手段を更新す
ることにより、キャッシュアクセス時間を増やすことな
く、ページサイズより容量の大きな物理キャッシュを構
成できる効果がある。
第１図は本発明の一実施例によるアドレス翻訳を採用し
たコンピュータ装置のブロック図、第２図は第１図の動
作のタイミングチャートである。 １００・・・プロセッサ、１０１・・・アドレス出力線
、１０２・・・データ入出力線、１０３・・・アドレス
有効情報入力線、１２０・・・論理アドレスバス、１２
１・・・キャッシュ記憶装置の論理アドレス直接アドレ
ス部入力線、１２２・・・翻訳予測手段の論理アドレス
直接アドレス部入力線、１２３・・・翻訳予測手段の論
理アドレス間接７１１２部入力線、１２４・・・翻訳支
援手段の論理アドレス直接アドレス部入力線、１２５・
・・翻訳支援手段の論理アドレス間接７１１２部入力線
、１２６・・・翻訳保持手段の論理アドレス間接７１１
２部入力線、１２７・・・翻訳保持手段の論理アドレス
入力線、１３０・・・翻訳子α１手段、１３１・・・翻
訳予測手段の物理アドレス間接子ドレス部入出力線、１
３２・・・翻訳予測手段の予測有効情報出力線、１３３
・・・翻訳予測手段の制御線、１５０・・・翻訳支援手
段、１５１・・・翻訳支援手段の物理アドレス間接子ド
レス部出力線、１６０・・・翻訳保持手段、１７０・・
・論理アドレス保持レジスタ、１８０・・・比較器、１
８１・・・保持有効情報出力線、１９０・・・物理アド
レス保持レジスタ、１９１・・・物理アドレス保持レジ
スタの物理アドレス間接子ドレス部出力線、２００・・
・物理アドレスバス、２０１・・・キャッシュ記憶装置
の物理アドレス間接子ドレス部下位アドレス入力線、２
０２・・・キャッシュ記憶装置の物理アドレス間接アド
レス部上位アドレス人力線、２０３・・・主記憶装置の
物理アドレス入力線、２１０・・・キャッシュ記憶装置
、２１１・・・キャッシュ記憶装置のデータ入出力線、
２１２・・・キャッシュデータ有効情報出力線、２２０
・・・主記憶装置、２２１・・・主記憶装置のデータ入
出力線、Ｏ ０・・・データバス。
たコンピュータ装置のブロック図、第２図は第１図の動
作のタイミングチャートである。 １００・・・プロセッサ、１０１・・・アドレス出力線
、１０２・・・データ入出力線、１０３・・・アドレス
有効情報入力線、１２０・・・論理アドレスバス、１２
１・・・キャッシュ記憶装置の論理アドレス直接アドレ
ス部入力線、１２２・・・翻訳予測手段の論理アドレス
直接アドレス部入力線、１２３・・・翻訳予測手段の論
理アドレス間接７１１２部入力線、１２４・・・翻訳支
援手段の論理アドレス直接アドレス部入力線、１２５・
・・翻訳支援手段の論理アドレス間接７１１２部入力線
、１２６・・・翻訳保持手段の論理アドレス間接７１１
２部入力線、１２７・・・翻訳保持手段の論理アドレス
入力線、１３０・・・翻訳子α１手段、１３１・・・翻
訳予測手段の物理アドレス間接子ドレス部入出力線、１
３２・・・翻訳予測手段の予測有効情報出力線、１３３
・・・翻訳予測手段の制御線、１５０・・・翻訳支援手
段、１５１・・・翻訳支援手段の物理アドレス間接子ド
レス部出力線、１６０・・・翻訳保持手段、１７０・・
・論理アドレス保持レジスタ、１８０・・・比較器、１
８１・・・保持有効情報出力線、１９０・・・物理アド
レス保持レジスタ、１９１・・・物理アドレス保持レジ
スタの物理アドレス間接子ドレス部出力線、２００・・
・物理アドレスバス、２０１・・・キャッシュ記憶装置
の物理アドレス間接子ドレス部下位アドレス入力線、２
０２・・・キャッシュ記憶装置の物理アドレス間接アド
レス部上位アドレス人力線、２０３・・・主記憶装置の
物理アドレス入力線、２１０・・・キャッシュ記憶装置
、２１１・・・キャッシュ記憶装置のデータ入出力線、
２１２・・・キャッシュデータ有効情報出力線、２２０
・・・主記憶装置、２２１・・・主記憶装置のデータ入
出力線、Ｏ ０・・・データバス。
Claims (1)
- 【特許請求の範囲】 １、メモリアドレスを直接アドレス部と間接アドレス部
に分離する手段を有し、メモリアドレスを伝えるための
論理アドレスバスに接続されるデータ処理装置と； 前記論理アドレスバスに接続され、前記データ処理装置
により指定された論理アドレスバスからの間接アドレス
部を物理アドレスに翻訳し、翻訳された物理アドレスを
出力する翻訳支援手段と；前記論理アドレスバスに接続
され、前記データ処理装置により指定された論理アドレ
スにより、前記データ処理装置が次に指定するであろう
論理アドレスの間接アドレス部の翻訳された物理アドレ
スを予測し、予測された物理アドレスを出力する翻訳予
測手段と； 前記論理アドレスバスに接続され、前記論理アドレスの
間接アドレス部を保持する第１のレジスタと、該第１の
レジスタの内容と論理アドレスの間接アドレス部とを比
較し、その比較結果を出力する第１の比較手段と、前記
データ処理装置が直前に指定した論理アドレスの間接ア
ドレス部を翻訳した物理アドレスを保持する第２のレジ
スタとを有する翻訳保持手段と； 前記翻訳支援手段、前記翻訳予測手段、及び前記翻訳保
持手段に接続されると共に、複数の物理的アドレスを有
する少くとも１つのデータ処理リソースに接続され、前
記各物理的アドレスが物理的アドレス線に与えられる前
記翻訳された間接アドレス部とともに前記直接アドレス
部により定められる物理アドレスバスと； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、各物理アドレスに対応するデータを
各１つずつ記憶、格納、出力することができる主記憶装
置と； 前記データ処理リソースの１つとして、前記物理アドレ
スバスに接続され、前記主記憶装置をアクセスするため
に前記物理アドレスバスの下位アドレス部に接続され、
前記下位アドレス部により物理アドレスを定められ各物
理アドレスに対応するデータを各１つずつ記憶、格納、
出力することができるデータ記憶部と、前記下位アドレ
ス部に接続され、前記下位アドレス部により物理アドレ
スを定められ、各物理アドレスの上位アドレス部を各１
つずつ記憶、格納、出力することができるアドレス記憶
部と、前記アドレス記憶部の出力する上位アドレス部と
、物理アドレスの上位アドレス部を比較し、その比較結
果を出力する第２の比較手段とを有するキャッシュ記憶
装置と；を含み、前記データ処理装置は、前記翻訳予測
手段及び前記翻訳保持手段により翻訳された物理アドレ
スを用いて、前記キャッシュ記憶装置をアクセスするこ
とを特徴とするアドレス翻訳を採用したコンピュータ装
置。 ２、前記翻訳予測手段は、前記論理アドレスの下位アド
レス部により、アドレスを定められ、各論理アドレスに
対応する予測された論理アドレスの間接アドレス部及び
前記間接アドレス部の翻訳された物理アドレスを記憶、
格納、出力することができる記憶アレイと、前記記憶ア
レイから出力された論理アドレスの間接アドレス部と論
理アドレスバスの間接アドレス部を比較し、比較結果を
出力する比較手段とを含むことを特徴とする特許請求の
範囲第１項記載のアドレス翻訳を採用したコンピュータ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024012A JPH02204848A (ja) | 1989-02-03 | 1989-02-03 | アドレス翻訳を採用したコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024012A JPH02204848A (ja) | 1989-02-03 | 1989-02-03 | アドレス翻訳を採用したコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02204848A true JPH02204848A (ja) | 1990-08-14 |
Family
ID=12126637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024012A Pending JPH02204848A (ja) | 1989-02-03 | 1989-02-03 | アドレス翻訳を採用したコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02204848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345678B2 (en) * | 2003-12-02 | 2008-03-18 | Nokia Corporation | Editing character strings with touchscreen |
-
1989
- 1989-02-03 JP JP1024012A patent/JPH02204848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345678B2 (en) * | 2003-12-02 | 2008-03-18 | Nokia Corporation | Editing character strings with touchscreen |
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