JPH0740251B2 - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
- Publication number
- JPH0740251B2 JPH0740251B2 JP63058853A JP5885388A JPH0740251B2 JP H0740251 B2 JPH0740251 B2 JP H0740251B2 JP 63058853 A JP63058853 A JP 63058853A JP 5885388 A JP5885388 A JP 5885388A JP H0740251 B2 JPH0740251 B2 JP H0740251B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- invalidation
- ipu
- tlb
- flag
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概要〕 システム全体の制御を司るセントラルプロセッサと、複
数の命令制御プロセッサとを有する構成におけるマルチ
プロセッサ制御方式に関し、 命令制御プロセッサに具備されるトランスファ・ルック
・アサイド・バッファに対する使用アドレス範囲の無効
化処理を高速化し、プロセッサ間のオーバーヘッドを減
少させ、システム全体の性能を向上させることを目的と
し、 各命令制御プロセッサに無効化指示フラグを設け、無効
化指示に対してセントラルプロセッサが前記無効化指示
フラグをオンにして、前記各命令制御プロセッサが前記
無効化指示フラグのオンの状態を検出することにより、
無効化を行うように構成する。
数の命令制御プロセッサとを有する構成におけるマルチ
プロセッサ制御方式に関し、 命令制御プロセッサに具備されるトランスファ・ルック
・アサイド・バッファに対する使用アドレス範囲の無効
化処理を高速化し、プロセッサ間のオーバーヘッドを減
少させ、システム全体の性能を向上させることを目的と
し、 各命令制御プロセッサに無効化指示フラグを設け、無効
化指示に対してセントラルプロセッサが前記無効化指示
フラグをオンにして、前記各命令制御プロセッサが前記
無効化指示フラグのオンの状態を検出することにより、
無効化を行うように構成する。
本発明は、システム全体の制御を司るセントラルプロセ
ッサと、複数の命令制御プロセッサとを有する構成にお
けるマルチプロセッサ制御方式に関し、特に、命令制御
プロセッサが利用するアドレス範囲の無効化時のマルチ
プロセッサ制御方式に関する。
ッサと、複数の命令制御プロセッサとを有する構成にお
けるマルチプロセッサ制御方式に関し、特に、命令制御
プロセッサが利用するアドレス範囲の無効化時のマルチ
プロセッサ制御方式に関する。
セントラルプロセッサは、各々の命令制御プロセッサか
らの要請による入出力の制御や、各命令制御プロセッサ
が利用するアドレス範囲の変更時の制御など、システム
全体の制御を行っている。従って、命令制御プロセッサ
の数が増えればセントラルプロセッサの負担は大きくな
り、上記制御においてオーバーヘッドが増大して性能を
低下させてしまう。このため、命令制御プロセッサの数
を増やし処理能力を向上させるようとする場合、制御に
おける効率化が一つの課題となっている。
らの要請による入出力の制御や、各命令制御プロセッサ
が利用するアドレス範囲の変更時の制御など、システム
全体の制御を行っている。従って、命令制御プロセッサ
の数が増えればセントラルプロセッサの負担は大きくな
り、上記制御においてオーバーヘッドが増大して性能を
低下させてしまう。このため、命令制御プロセッサの数
を増やし処理能力を向上させるようとする場合、制御に
おける効率化が一つの課題となっている。
第３図に従来のマルチプロセッサシステムの構成図を示
す。同図において、１はシステムストレージ、21,22，
…2nはプログラム命令の制御を司る命令制御プロセッサ
（Instruction Processing Unit;以下IPUと略称する）
であり、内部に仮想アドレスからシステムストレージ１
上の実アドレスに高速変換を行うためのトランスファ・
ルック・アサイド・バッファ（Transfer Look aside Bu
ffer;以下TLBと略称する）を具備している。３はそのIP
U21〜2nや、図示しない周辺装置などシステム全体を制
御するセントラルプロセッサ（Central Processing Uni
t;以下CPUと略称する）であり、４はそれぞれを接続す
る共通バスである。
す。同図において、１はシステムストレージ、21,22，
…2nはプログラム命令の制御を司る命令制御プロセッサ
（Instruction Processing Unit;以下IPUと略称する）
であり、内部に仮想アドレスからシステムストレージ１
上の実アドレスに高速変換を行うためのトランスファ・
ルック・アサイド・バッファ（Transfer Look aside Bu
ffer;以下TLBと略称する）を具備している。３はそのIP
U21〜2nや、図示しない周辺装置などシステム全体を制
御するセントラルプロセッサ（Central Processing Uni
t;以下CPUと略称する）であり、４はそれぞれを接続す
る共通バスである。
第３図中の〜の破線は、一つの例としてIPU21が使
用を終了したアドレス範囲を各IPU内にあるTLB上で無効
化する（以下TLB無効化という）際のCPU3とIPU21〜2n間
の動作を示すものである。このTLB無効化を詳しく説明
すると、IPUが実行しようとするプログラムのロードエ
リアを、システムストレージ１上に確保する場合、その
アドレス範囲は各IPUのTLB上に使用中であるとして記録
され保護される。その後そのプログラムが終了してその
アドレス範囲を開放するため、各IPUのTLB上において使
用中であることを無効にすることである。
用を終了したアドレス範囲を各IPU内にあるTLB上で無効
化する（以下TLB無効化という）際のCPU3とIPU21〜2n間
の動作を示すものである。このTLB無効化を詳しく説明
すると、IPUが実行しようとするプログラムのロードエ
リアを、システムストレージ１上に確保する場合、その
アドレス範囲は各IPUのTLB上に使用中であるとして記録
され保護される。その後そのプログラムが終了してその
アドレス範囲を開放するため、各IPUのTLB上において使
用中であることを無効にすることである。
第４図は、従来のTLB無効化の実行シーケンスを詳細に
示した図である。同図中の〜の番号は、第３図にお
けるそれと同じ動作の順序を示す。
示した図である。同図中の〜の番号は、第３図にお
けるそれと同じ動作の順序を示す。
従来におけるTLB無効化の実行シーケンスを第３図及び
第４図に示す番号に添って説明する。まず、１つのIPU
が実行したプログラムが、終了に際しそのプログラムが
ロードされたアドレス範囲を解放するときには、そのIP
UはTLB無効化命令をフェッチし、CPU3にTLB無効化指示
としてその旨を通知する（；第３図はIPU21により通
知される例を示している。）。これに対して、CPU3では
他のIPUに対してマクロストップ指示を出す（）。他
のIPUではそのマクロストップ指示により、マクロ命令
の切れ目でプログラムの実行を中断してCPU3にストップ
したことを通知する（）。CPU3では各IPUからのスト
ップ通知を認識した後に、全IPUに対してTLB無効化実行
の指示を行う（）。その指示により各IPUではTLB無効
化を実行し、マクロストップ指示によりプログラムが中
断されているIPUでは、最後にTLB無効化完了フラグをオ
ンにして、中断されたプログラムを再開する。一方、TL
B無効化指示を発したIPUは他のIPUの完了フラグをチェ
ックして、全てのIPUで完了したのを確認して次の処理
に移る。以上のようにしてTLB無効化が実行されてい
た。
第４図に示す番号に添って説明する。まず、１つのIPU
が実行したプログラムが、終了に際しそのプログラムが
ロードされたアドレス範囲を解放するときには、そのIP
UはTLB無効化命令をフェッチし、CPU3にTLB無効化指示
としてその旨を通知する（；第３図はIPU21により通
知される例を示している。）。これに対して、CPU3では
他のIPUに対してマクロストップ指示を出す（）。他
のIPUではそのマクロストップ指示により、マクロ命令
の切れ目でプログラムの実行を中断してCPU3にストップ
したことを通知する（）。CPU3では各IPUからのスト
ップ通知を認識した後に、全IPUに対してTLB無効化実行
の指示を行う（）。その指示により各IPUではTLB無効
化を実行し、マクロストップ指示によりプログラムが中
断されているIPUでは、最後にTLB無効化完了フラグをオ
ンにして、中断されたプログラムを再開する。一方、TL
B無効化指示を発したIPUは他のIPUの完了フラグをチェ
ックして、全てのIPUで完了したのを確認して次の処理
に移る。以上のようにしてTLB無効化が実行されてい
た。
上記従来のTLB無効化の実行においては、CPUはマクロス
トップ指示を出し、出したIPUからのストップ通知を持
たなければならず、すべてのストップ通知を受けなけれ
ば次のTLB無効化実行指示がなされない。このマクロス
トップ指示，ストップ通知のシーケンスに要する時間
は、IPUの数が多くなる程多くなり、CPUの負担が増大
し、CPUとIPU間にオーバーヘッドが増大して、性能低下
が大きくなる。
トップ指示を出し、出したIPUからのストップ通知を持
たなければならず、すべてのストップ通知を受けなけれ
ば次のTLB無効化実行指示がなされない。このマクロス
トップ指示，ストップ通知のシーケンスに要する時間
は、IPUの数が多くなる程多くなり、CPUの負担が増大
し、CPUとIPU間にオーバーヘッドが増大して、性能低下
が大きくなる。
本発明は、上記課題に鑑みてなされたもので、TLB無効
化処理を高速化し、プロセッサ間のオーバーヘッドを減
少させ、システム全体の性能を向上させることのできる
マルチプロセッサ制御方式の提供を目的としている。
化処理を高速化し、プロセッサ間のオーバーヘッドを減
少させ、システム全体の性能を向上させることのできる
マルチプロセッサ制御方式の提供を目的としている。
上記目的を達成するために、本発明のマルチプロセッサ
制御方式は、システム全体の制御を司るCPU（セントラ
ルプロセッサ）と、命令の制御を司りかつ高速アドレス
変換のためのTLB（トランスファ・ルック・アサイド・
バッファ）を具備する複数のIPU（命令制御プロセッ
サ）を有し、１つのIPUが発する使用アドレス空間の無
効化指示に対して、全てのIPUの前記TLB上で同アドレス
範囲の無効化を行うマルチプロセッサ制御方式におい
て、各IPUに無効化指示フラグを設け、前記無効化指示
に対してCPUが、前記無効化指示フラグをオンにして、
前記各IPUが前記無効化指示フラグのオンの状態を検出
することにより、前記無効化を行うようにしたものであ
る。
制御方式は、システム全体の制御を司るCPU（セントラ
ルプロセッサ）と、命令の制御を司りかつ高速アドレス
変換のためのTLB（トランスファ・ルック・アサイド・
バッファ）を具備する複数のIPU（命令制御プロセッ
サ）を有し、１つのIPUが発する使用アドレス空間の無
効化指示に対して、全てのIPUの前記TLB上で同アドレス
範囲の無効化を行うマルチプロセッサ制御方式におい
て、各IPUに無効化指示フラグを設け、前記無効化指示
に対してCPUが、前記無効化指示フラグをオンにして、
前記各IPUが前記無効化指示フラグのオンの状態を検出
することにより、前記無効化を行うようにしたものであ
る。
CPUは１つのIPUから、そのIPUが使用していたアドレス
範囲の無効化の指示を受けると、各IPUに対してそれぞ
れに設けられている無効化指示フラグをオンにする。各
IPUにおいて無効化指示フラグは割込みシーケンスと同
じく、マクロ命令の切れ目でチェックが行われ、フラグ
がオンであればそれまで実行していたプログラムを中断
して、TLBに対して前記アドレス範囲の無効化を実行し
てフラグをオフにする。
範囲の無効化の指示を受けると、各IPUに対してそれぞ
れに設けられている無効化指示フラグをオンにする。各
IPUにおいて無効化指示フラグは割込みシーケンスと同
じく、マクロ命令の切れ目でチェックが行われ、フラグ
がオンであればそれまで実行していたプログラムを中断
して、TLBに対して前記アドレス範囲の無効化を実行し
てフラグをオフにする。
従って、IPUからのアドレス範囲の無効化指示に対し
て、CPUは各IPUの無効化指示フラグをオンにするのみ
で、各IPUにおいて無効化が実施されるので、CPUの負担
は軽減される。
て、CPUは各IPUの無効化指示フラグをオンにするのみ
で、各IPUにおいて無効化が実施されるので、CPUの負担
は軽減される。
以下、図面を参照して本発明の実施例を説明する。
第１図は、本発明を実施したマルチプロセッサシステム
の概略構成図である。同図において、システムストレー
ジ１、プログラム命令の制御を行いかつTLBを備えたIPU
21〜2n，システム全体の制御を行うCPU3およびそれらを
接続する共通バス４からなる構成は従来と同じである。
本実施例においては、各IPU21〜2nのそれぞれに無効化
指示フラグ51〜5nが設けられている。この無効化指示フ
ラグ51〜5nは、CPU3およびIPU内部からの操作が可能な
ものであり、その各IPU内部においては、プログラムの
実行シーケンスにおいて、割込みシーケンスと同様にマ
クロ命令の切れ目で、前記無効化指示フラグはチェック
されて、オンの状態であればTLB無効化が実行されるよ
うになされたものである。
の概略構成図である。同図において、システムストレー
ジ１、プログラム命令の制御を行いかつTLBを備えたIPU
21〜2n，システム全体の制御を行うCPU3およびそれらを
接続する共通バス４からなる構成は従来と同じである。
本実施例においては、各IPU21〜2nのそれぞれに無効化
指示フラグ51〜5nが設けられている。この無効化指示フ
ラグ51〜5nは、CPU3およびIPU内部からの操作が可能な
ものであり、その各IPU内部においては、プログラムの
実行シーケンスにおいて、割込みシーケンスと同様にマ
クロ命令の切れ目で、前記無効化指示フラグはチェック
されて、オンの状態であればTLB無効化が実行されるよ
うになされたものである。
第１図において〜の破線は、IPU21でTLB無効化命令
がフェッチされ、TLB無効化を行う際のCPU3とIPU21〜2n
間の動作を示したものである。
がフェッチされ、TLB無効化を行う際のCPU3とIPU21〜2n
間の動作を示したものである。
第２図は本実施例におけるTLB無効化の実行シーケンス
を詳細に示した図である。同図中の〜の番号は第１
図中のそれと同じ動作の順序を示す。
を詳細に示した図である。同図中の〜の番号は第１
図中のそれと同じ動作の順序を示す。
第２図に示すように、本実施例におけるTLB無効化の実
行シーケンスは、TLB無効化命令をフェッチしたIPU、仮
にIPU21とすると、IPU21からTLB無効化指示を受けた
（）CPU3は、各IPU21〜2nに設けられている無効化指
示フラグ51〜5nにアクセスを行い、フラグをオンにする
（）のみで良い。この後それぞれのIPUでは、マクロ
命令の切れ目において前記無効化指示フラグのオンの状
態を検出して、TLB無効化の実行を行い、終了するとTLB
無効化指示フラグをオフにして、IPU21以外のIPU22〜2n
ではTLB無効化完了フラグをオンにして元のプログラム
の処理に戻る。IPU21では、全てのIPUの完了をチェック
していて、完了すれば次の処理を行う。
行シーケンスは、TLB無効化命令をフェッチしたIPU、仮
にIPU21とすると、IPU21からTLB無効化指示を受けた
（）CPU3は、各IPU21〜2nに設けられている無効化指
示フラグ51〜5nにアクセスを行い、フラグをオンにする
（）のみで良い。この後それぞれのIPUでは、マクロ
命令の切れ目において前記無効化指示フラグのオンの状
態を検出して、TLB無効化の実行を行い、終了するとTLB
無効化指示フラグをオフにして、IPU21以外のIPU22〜2n
ではTLB無効化完了フラグをオンにして元のプログラム
の処理に戻る。IPU21では、全てのIPUの完了をチェック
していて、完了すれば次の処理を行う。
このように、本実施例におけるTLB無効化の実行におい
ては、CPU3とIPU21〜2n間の動作が効率化され高速化さ
れるため、CPU3とIPU21〜2nのオーバーヘッドが少な
く、IPUを増加して性能向上が容易に図れる。
ては、CPU3とIPU21〜2n間の動作が効率化され高速化さ
れるため、CPU3とIPU21〜2nのオーバーヘッドが少な
く、IPUを増加して性能向上が容易に図れる。
以上説明したように、本発明によれば、TLB無効化処理
における動作が効率化され高速化されるために、従来に
比べプロセッサ間のオーバーヘッドが減少し、プロセッ
サ数を増加させても大きな影響とはならず、システム全
体の性能を向上させることのできるマルチプロセッサ制
御方式を提供することができる。
における動作が効率化され高速化されるために、従来に
比べプロセッサ間のオーバーヘッドが減少し、プロセッ
サ数を増加させても大きな影響とはならず、システム全
体の性能を向上させることのできるマルチプロセッサ制
御方式を提供することができる。
第１図は本発明の実施例におけるシステムの概略構成
図、 第２図は実施例におけるTLB無効化の実行シーケンス、 第３図は従来のシステムの概略構成図、 第４図は従来のTLB無効化の実行シーケンスである。 1;システムストレージ、21〜2n；命令制御プロセッサ
（IPU）、3;セントラルプロセッサ（CPU）、4;共通バ
ス、51〜5n；無効化指示フラグ。
図、 第２図は実施例におけるTLB無効化の実行シーケンス、 第３図は従来のシステムの概略構成図、 第４図は従来のTLB無効化の実行シーケンスである。 1;システムストレージ、21〜2n；命令制御プロセッサ
（IPU）、3;セントラルプロセッサ（CPU）、4;共通バ
ス、51〜5n；無効化指示フラグ。
Claims (1)
- 【請求項１】システム全体の制御を司るセントラルプロ
セッサ（３）と、命令の制御を司りかつ高速アドレス変
換のためのトランスファ・ルック・アサイド・バッファ
を具備する複数の命令制御プロセッサ（21〜2n）とを有
し、 １つの命令制御プロセッサが発する使用アドレス範囲の
無効化指示に対して、全ての命令制御プロセッサ（21〜
2n）の前記トランスファ・ルック・アサイド・バッファ
上で同アドレス範囲の無効化を行うマルチプロセッサ制
御方式において、 各命令制御プロセッサ（21〜2n）に無効化指示フラグ
（51〜5n）を設け、 前記無効化指示に対してセントラルプロセッサ（３）
が、前記無効化指示フラグ（51〜5n）をオンにして、 前記各命令制御プロセッサ（21〜2n）が前記無効化指示
フラグ（51〜5n）のオンの状態を検出することにより、
前記無効化を行うことを特徴とするマルチプロセッサ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058853A JPH0740251B2 (ja) | 1988-03-11 | 1988-03-11 | マルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058853A JPH0740251B2 (ja) | 1988-03-11 | 1988-03-11 | マルチプロセッサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232462A JPH01232462A (ja) | 1989-09-18 |
| JPH0740251B2 true JPH0740251B2 (ja) | 1995-05-01 |
Family
ID=13096243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058853A Expired - Fee Related JPH0740251B2 (ja) | 1988-03-11 | 1988-03-11 | マルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740251B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842313B2 (ja) * | 1995-07-13 | 1999-01-06 | 日本電気株式会社 | 情報処理装置 |
-
1988
- 1988-03-11 JP JP63058853A patent/JPH0740251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232462A (ja) | 1989-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |